zeku2022数字ic验证笔试

Zeku2022数字IC验证笔试

2、从综合出电路的电路看第一段代码比第二段代码优化的地方是

第一段代码：

always @(posedge ck clk or negedge rst_n) beign
if(-rst_n)
  D<=1b0;
else if(A& B)
  D<= A+B:
end

第二段代码：

always @(posedge clk or negedge rst_n)beign
if(-rst_n)
  D<=1'b0;
else if(A&B)
  D <=A+B;
else
  D<= 1'b0;
end

A第一段代码比第二段代码简练，方便综合；

B.第一段代码比第二段代码省功耗；

C.第一段代码比第二段代码的电路简单；

D.第一段代码比第二段代码易于理解和实现；

第一段电路不翻转，综合起来第二段简单，直接ab与门接到输入上

3、logic [1:0] a; logic [1:0] b; logic result; a=2'b1z; b=2'b10; result=(a==b)；在sv中，上述代码执行完后，result的值为1'b0

A.正确

B.错误

输出x

4、以下不能抑制异步电路问题的是

A寄存三拍

B.双向握手

C.格雷码转换

D.缓存输出

难道是因为三拍不能解决多bit问题，缓存输出不是fifo吗？这个不确定，希望有大哥讲讲

5、亚稳态对电路影响极大，下面哪种做法对降低亚稳态发生概率是无效的

A增加异步处理的打拍级数

B使用专用亚稳态寄存器进行替换异步处理逻辑

C.提高异步处理电路的工作时钟

D.缩短异步处理打拍逻辑之间的delay

提高工作时钟增大了MTBF，d项应该是提高了setup skew和hold skew

6、无复位寄存器会引入不定态，因此设计中禁止使用无复位寄存器

A正确

B.错误

在IC设计中，处于减少功耗和面积的考虑会存在部分的无复位寄存器和存储单元，而在使用VCS进行后仿真时，无复位的寄存器和存储单元输出会是X态，因此会导致仿真异常，仿真结果不符合预期，因此在仿真时，需要对无复位的寄存器和存储单元进行初始化。

使用$deposit初始化无复位寄存器存储

7、bufif0 # (5:7:9, 8:10:12, 15:18:21)b1 (lo1.1o2, dir).其中第一个5:7:9表示什么

A min typ: max

B. rise; fall turn-off

bufif0三态门原语：bufif0 (output,input,enable) 0 表示低电平使能，en为0时输入等于输出，为1输出高阻。#后三个参数表示，上升延时，下降延时和关断延时，关断延时，就是en作用的时间，这个跟逻辑门原语是不一样的

8、在时钟上升沿时采样别start有效开始，两个时钟周期后，信号“a”连续或者间断地出现3次为高电平，紧接着信号“stop”在下一个时钟周期为高电平，转换成断言描述。以下哪个是正确的( )

A. property p0: @(posedge clk) $rose (start)1 ##2 (a[=>3]) ##1 stop endpropery

a0 assert property(p0).