2024年数字IC秋招-TP-LINK-数字IC验证工程师-笔试题

最新推荐文章于 2024-08-04 10:41:27 发布
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分类专栏： 24届数字IC秋招笔面真题 文章标签： 学习 数字ic ic 秋招笔试题 24届
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这篇博客分享了2024年TP-LINK公司针对数字IC验证工程师的秋招笔试题，包括时序设计、DFF电路、时序约束、跨时钟域CDC、竞争冒险现象、工艺节点理解、传输门工作原理以及IC设计流程等内容。题目涵盖Verilog编程、电路设计与分析，展示了面试者的专业知识和技能要求。
摘要由CSDN通过智能技术生成

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前言

笔试题型：四个部分，第一部分为笔试题，后面部分为性格测评题目
笔试平台：北森平台
笔试时间：2h

做题感受：唯一一家把测评和笔试题目放在一起，措手不及，做了第一部分以为后面全部都是笔试题，赶紧交卷，结果后面还剩余时间

一、笔试题

1、请采用Clock Gating方式实现的一个3分频的分频器，不要求占空比，请画出时序图并写出Verilog代码。

附:提供标准的ICG以供参考，在写Verilog时直接实例化以下ICG仿真模型即可

module ICG(
	input wire E,
	input wire CK,
	o
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