1. 赋值语句
assign 为连续赋值语句,只要语句内的变量有变化,就会自动进行新一轮的赋值语句;
2.总线
将不同模块联系起来,决定了什么时候模块可以接收数据
3.状态机
本质就是将一堆时序逻辑打包,给每一包逻辑都要设定相应的状态;通过case语句选择相应的逻辑包;
moore/mealy状态机:
区别在于状态的改变除了取决于当前状态以外,mealy还取决于当前的输入;
https://www.runoob.com/w3cnote/verilog-fsm.html
4.状态转移图
如图,要实现10010的序列检测,必须至少要有六个状态,所以对于状态的赋值应为3位宽;
上图是考虑到3bit状态补齐,最少只用IDLE A~E即可实现10010的状态检测
5.