- 博客(9)
- 收藏
- 关注
RSS订阅原创 异或（XOR）的一次错误使用
功能需求：初始思路是将data_wait_ps_o输入后进行打拍，将打拍前后的数据进行异或，前后数据不同的时候将update_flag拉高一个周期。因此，对于17c和15c异或时，01_0111_1100 ^ 01_0101_1100 = 00_0010_0000。而update_flag 只有一位会出现截断，赋值的结果是异或输出的最低位。对异或的输出再进行一次按位或，只有比较过程中有任一位不同即认为发生了更新。多bit的异或实质上是对应位进行异或：1001^1011=0010。
2024-06-18 16:12:01
146
原创 MMCM 动态调相
支持360°调相，调相满一个整周期后并不会出错或停滞，而是进入下一个周期的调相循环。psen脉冲后的12个PSCLK周期相移完成，然后psdone拉高一个时钟周期。一次psen脉冲引起的时钟相位偏移量为VCO 震荡周期的。电平时，每来一个psen脉冲，输出时钟相位相对于输入。电平时，每来一个psen脉冲，输出时钟相位相对于输入。参考：UG472.Ch3。当PSINCDEC为。当PSINCDEC为。
2024-05-30 15:20:15
285
原创 ILA提示 critical warnings [Common 17-1548] /[Common 17-55] 解决办法可能性之一
顶层输入的时钟作为ILA的输入时钟，但顶层输入时钟未做周期约束。加 ILA 后 提示 critical warnings。约束输入时钟周期后正常。
2024-05-27 22:11:34
572
2
原创 [Opt 31-1] OBUFDS OBUFDS_inst_sync_test O pin is not connected to a top-level port.
原因：输出到顶层管脚的同时还连接了ILA，将OBUFDS输出的顶层管脚从ILA中移除即可。虽然OBUFDS的输出已经接在顶层管脚，但提示说没有。
2024-02-22 10:50:19
617
1
原创 cadence allegro忽略DRC和重新显示已忽略DRC
cadence allegro忽略DRC和重新显示已忽略DRC忽略DRC主要有两种情况:1.这些DRC错误是因为约束管理器的设置不合理，存在不影响制板2.分批处理DRC，隐藏当前暂时不进行解决的DRC，使得界面更清晰1.仅忽略单个DRC警告Find栏勾选DRC errors光标移至需要隐藏的DRC处右键点击waive DRC点击OK即可忽略该DRC错误并隐藏其显示。2.重新显示已忽略的DRC警告按照上图，即可重新显示已经忽略的DRC错误，但并不是不再忽略该DRC！！！重新显示
2022-05-14 22:25:29
9672
3
原创 allegro数个相同多逻辑器件重分配位号时报错
allegro数个相同多逻辑器件重分配位号时报错**allegro 原理图设计中可能使用多个相同的多逻辑器件，如FMC接插件，Annotate重分配位号时可能产生如下报错信息：**ERROR(ORCAP-1376): Cannot perform annotation of heterogeneous part ‘J?-1(Value FMC_HPC_F) at location (2.70, 0.30) on page FMC_LS’, part has not been uniquely group
2022-04-08 11:20:07
4471
原创 scanf()函数能不能接收回车
@TOCscanf("%d",&a)、scanf("%s",&a)等不能接受空格、Tab、回车等。对于末位回车符，会把其保存在输入缓冲区，保存在输入缓冲区中的末位回车符能否为下次scanf（）所接收。要视scanf()中输入类型决定。仅字符型变量scanf("%c",&a)可以接收回车。实验对比结果如下：1.scanf()接收%d类型的数据上图中，吸收首次输入后剩余的回车，使用scanf函数，接收%d类型。scanf（）在接收%d类型数据时，遇到回车直接认为本次输入结束。因
2021-01-27 18:59:28
9087
6
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人