FPGA学习日志——三八译码器Decoder

Chendy_00

已于 2022-10-26 11:27:12 修改

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分类专栏： FPGA学习日志文章标签： fpga开发 1024程序员节学习

于 2022-10-26 11:25:58 首次发布

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三八译码器

译码器：译码是编码的逆过程，其功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。如果有n个二进制选择线，则最多可译码转换成2ⁿ个数据

实验框图、真值表和波形图：

在这里插入图片描述

实验代码：

module decoder
(
    input wire in_1,
    input wire in_2,
    input wire in_3,
    output      reg [7:0]   out     
);
/* always@(*)
    if({in_1,in_2,in_3}==3'b000)
        out=8'b0000_0001;
    else    if({in_1,in_2,in_3}==3'b001)
                out=8'b0000_0010;
            else    if({in_1,in_2,in_3}==3'b010)
                        out=8'b0000_0100;
                    else    if({in_1,in_2,in_3}==3'b011)
                                out=8'b0000_1000;
                            else    if({in_1,in_2,in_3}==3'b100)
                                        out=8'b0001_0000;
                                    else    if({in_1,in_2,in_3}==3'b101)
                                                out=8'b0010_0000;
                                            else    if({in_1,in_2,in_3}==3'b100)
                                                        out=8'b0100_0000;
                                                    else    if({in_1,in_2,in_3}==3'b111)
                                                                out=8'b1000_0000;
                                                            else    out=8'b0000_0001; */
always@(*)
    case({in_1,in_2,in_3})
        3'b000:out=8'b0000_0001;
        3'b001:out=8'b0000_0010;
        3'b010:out=8'b0000_0100;
        3'b011:out=8'b0000_1000;
        3'b100:out=8'b0001_0000;
        3'b101:out=8'b0010_0000;
        3'b110:out=8'b0100_0000;
        3'b111:out=8'b1000_0000;
        default:out=8'b0000_0001;
    endcase
endmodule

值得注意的是：case语句的各分支语句没有优先级，而if else语句有优先级，同时，case语句中的各分支的值必须互斥。所以实验使用case语句效果更佳。

仿真代码：

 `timescale 1ns/1ns
 module tb_decoder();
reg in_1;
reg in_2;
reg in_3;

wire [7:0] out;
initial
    begin  
        in_1<=1'b0;
        in_2<=1'b0;
        in_3<=1'b0;
    end
always  #10 in_1<={$random}%2;
always  #10 in_2<={$random}%2;
always  #10 in_3<={$random}%2;
initial
    begin
    $timeformat(-9,0,"ns",6);
    $monitor("@time %t:in_1=%b,in_2=%b,in_3=%b,out=%b",$time,in_1,in_2,in_3,out);
    end
//进行实例化
decoder decoder_inst//模块名 实例化名
(
    .in_1(in_1),
    .in_2(in_2),
    .in_3(in_3),
        
    .out(out)    
);
endmodule

其中针对如何产生随机变量{$random}%2和观测系统函数$timeformat $monitor要加以熟悉。

本章没什么其他重点。