为了成功上岸之通信（总线）接口总结[未完待续]

各种通信接口的简单对比表

同步方式与异步方式的主要区别

1. 是否传输时钟信号。
2. 只要是通讯前双方需要设定相同波特率的，都是异步传输方式。

异步传输（Asynchronous Transmission）： 每次异步传输的信息都以一个起始位开头，它通知接收方数据已经到达了，这就给了接收方响应、接收和缓存数据比特的时间；在传输结束时，一个停止位表示该次传输信息的终止。每8个比特要多传送两个比特，总的传输负载就增加25%。因此，异步传输常用于低速设备。

同步传输（Synchronous Transmission）：同步传输不是独立地发送每个字符，不是每个字符都有自己的开始位和停止位，而是把它们组合起来一起发送。我们将这些组合称为数据帧，或简称为帧。

UART

UART的简介

UART（Universal Asynchronous Receiver/Transmitter)：通用异步收发传输器。UART是一种低速的，全双工的，异步的通信总线。UART的数据传输速率有9600bps，115200bps等等。

UART接口的引脚

VCC：供电端，若两设备独立供电，则不需要连接
TX：发送数据端，要接对面设备的RX
RX：接收数据端，要接对面设备的TX
GND：保证两设备共地（必须要接）

UART的传输格式

空闲位：当总线处于空闲状态时信号线的状态为高电平
起始位：发送一个低电平信号，表示开始传输数据
数据位：可以是5~8位的数据，一般都是8位。先发送最低位，最后发送最高位。（I2C和SPI先发送最高位，最后发送最低位）
奇偶校验位：数据位传送完成后，要进行奇偶校验。分为无校验，奇校验，偶校验
 - 无校验（no parity）
 - 奇校验（odd parity）：如果数据位中’1’的数目是偶数，则校验位为’1’，如果’1’的数目是奇数，校验位为’0’
 - 偶校验（even parity）：如果数据为中’1’的数目是偶数，则校验位为’0’，如果为奇数，校验位为’1’。
停止位：数据的结束标志。可以是1位、1.5位、2位的高电平。

UART数据传输格式

SPI

SPI的简介

SPI（Serial Peripheral Interface）：串行外围设备接口。SPI是一种高速的，全双工的，同步的通信总线。SPI没有定义速度限制，一般的实现通常能达到甚至超过10 Mbps，已知的有的器件SPI已达到50Mbps。

SPI接口的引脚

MOSI（Master Out Slave In）：主设备数据输出，从设备数据输入
MISO（Master In Slave Out）：主设备数据输入，从设备数据输出
SCLK（Serial Clock）：时钟信号，由主设备产生，主从设备共用
CS/SS（Slave Select）：从设备使能信号，由主设备控制，低电平有效

SPI优缺点

优点：

1. 支持全双工操作；
2. 操作简单；
3. 数据传输速率较高。

缺点：

1. 需要占用主机较多的口线（每个从机都需要一根片选线）；
2. 只支持单个主机。
3. 没有指定的流控制，没有应答机制确认是否接收到数据。

SPI的工作原理

SPI通过移位寄存器实现数据的交换
每经历一个时钟脉冲，主设备和从设备同时发送或接收一位数据（如上升沿发送数据，下降沿接收数据）。
发送数据时，将移位寄存器中的数据左移一位，最高位发送出去；接收数据时，将数据补充到移位寄存器的最后一位
当完成指定位数的数据发送或接收后，移位寄存器将数据存放到缓冲器中等待读取

SPI的四种工作方式

通过设置控制寄存器SPICR1中的CPOL和CPHA位，将SPI可以分成四种传输模式。

CPOL，即Clock Polarity，决定时钟空闲时的电平为高或低。对于SPI数据传输格式没有显著影响。

1 = 时钟低电平时有效，空闲时为高
0 = 时钟高电平时有效，空闲时为低

CPHA，即Clock Phase，定义SPI数据传输的两种基本模式。

1 = 数据采样发生在时钟（SCK）偶数（2,4,6,…,16）边沿（包括上下边沿）
0 = 数据采样发生在时钟（SCK）奇数（1,3,5,…,15）边沿（包括上下边沿）

四种模式如下图所示：

先看第一列两张图（CPHA = 0），采样发生在第一个时钟跳变沿，即数据采样发生在SCK奇数边沿；再看第二列（CPHA =1），采样发生在第二个时钟跳变沿，即数据采样发生在SCK偶数边沿。

第一行两张图，第二行两张图（CPOL = 1），SCK空闲状态为高电平。

主从设备进行SPI通讯时，要确保它们的传输模式设置相同。

其中mode0和mode3最为常见，SPI接口的flash中均会有标注。

SPI读写操作

器件的读操作时序如图8-29所示。当-CS信号有效时，在SCK信号的同步下，8位的读指令送入器件，接着送入16位地址（由于25XX320只使用地址信号A0~A11，地址的高4位无效）。在读指令和地址发出后，SCK继续发出时钟信号，此时存储在该地址的数据由SCK控制从SO引脚移出。在每个数据移出后，内部的地址指针自动加1，如继续对器件发送SCK信号，可读出下一个数据。当地址指针计到0FFFH之后，将回到0000H。读操作的结束由-CS信号变高实现。

25系列串行存储器的读时序

25XX系列的串行EEPROM的写操作通过写允许及禁止指令控制，写操作必须在器件处于写允许状态时进行。
　　写允许及禁止指令均为8位的指令，指令的操作过程为：将-CS信号置为低电平，在SCK信号的作用下，通过SI引脚输入上述指令，在8位的指令送入器件之后，将-CS信号置为高电平，使器件锁存于写允许或写禁止状态。如在输入写允许指令后未将-CS信号置为高电平，则写允许状态未锁存，此时如直接进行写操作，数据将不能写入存储器。在上电、写禁止指令、写状态寄存器指令、写数据指令执行之后，器件的写允许状态将被复位，即处于写禁止状态。
　　写操作通常在写允许指令之后进行，其时序如图8-30所示。在写允许状态锁存后，将-CS变高；再将-CS变低，在SCK的同步下输入写操作指令并送入16位地址，紧接着发送需写入的数据，写入的数据一次最多可达32个，但必须保证在同一页内。一页数据的地址从XXXXXXXX XXX0 0000 开始，到XXXX XXXX XXX1 1111结束，当内部的地址指针计数器达到XXXX XXXX XXX11111后，继续发送时钟信号将使地址计数器回复到该页的第一个地址，即XXXX XXXX XXX0 0000H。

25系列串行存储器的写时序

为了使数据有效写入，-CS信号只能在写入数据的最后一个字节的最低位写入后变高。如-CS信号在其他时间变高，将无法保证数据的完整写入。在写操作的过程中，能通过读状态指令将状态寄存器的内容读回，当写操作完成后，写允许锁存状态将被复位。

I2C

I2C的简介

I2C（Inter Integrated Circuit）：内部集成电路。I2C是一种低速的，半双工的，同步的通信总线。IIC 数据传输速率有标准模式（100 kbps）、快速模式（400 kbps）和高速模式（3.4 Mbps）

I2C接口的引脚

• SDA：数据线
• SCL：时钟线

I2C的电路

接口电路为开漏输出．需通过上拉电阻接电源VCC．当总线空闲时．两根线都是高电平，连接总线的外同器件都是CMOS器件，输出级也是开漏电路．在总线上消耗的电流很小，因此，总线上扩展的器件数量主要由电容负载来决定，因为每个器件的总线接口都有一定的等效电容．而线路中电容会影响总线传输速度．当电容过大时，有可能造成传输错误．所以，其负载能力为400pF，因此可以估算出总线允许长度和所接器件数量。

其实I2C总线上的每一个器件内部的SDA、SCL引脚电路结构都是相同的，引脚的输出驱动与输入缓冲连在一起，输出为漏极开路的场效应管、输入缓冲为一只高输入阻抗的同相器。这种电路具有两个特点：

1. 由于 SDA、SCL 为漏极开路结构，借助于外部的上拉电阻实现了信号的“线与”逻辑；
2. 引脚在输出信号的同时还将引脚上的电平进行检测，检测是否与刚才输出一致。为 “时钟同步”和“总线仲裁”提供硬件基础。
   

I2C总线协议

I2C协议规定，总线上数据的传输必须以一个起始信号作为开始条件，以一个结束信号作为传输的停止条件。起始和结束信号总是由主设备产生。总线在空闲状态时，SCL和SDA都保持着高电平，当SCL为高电平而SDA由高到低的跳变，表示产生一个起始条件；当SCL为高而SDA由低到高的跳变，表示产生一个停止条件。在起始条件产生后，总线处于忙状态，由本次数据传输的主从设备独占，其他I2C器件无法访问总线；而在停止条件产生后，本次数据传输的主从设备将释放总线，总线再次处于空闲状态。如图所示：

在了解起始条件和停止条件后，我们再来看看在这个过程中数据的传输是如何进行的。前面我们已经提到过，数据传输以字节为单位。主设备在SCL线上产生每个时钟脉冲的过程中将在SDA线上传输一个数据位，当一个字节按数据位从高位到低位的顺序传输完后，紧接着从设备将拉低SDA线，回传给主设备一个应答位，此时才认为一个字节真正的被传输完成。当然，并不是所有的字节传输都必须有一个应答位，比如：当从设备不能再接收主设备发送的数据时，从设备将回传一个否定应答位。数据传输的过程如图所示：

在前面我们还提到过，I2C总线上的每一个设备都对应一个唯一的地址，主从设备之间的数据传输是建立在地址的基础上，也就是说，主设备在传输有效数据之前要先指定从设备的地址，地址指定的过程和上面数据传输的过程一样，只不过大多数从设备的地址是7位的，然后协议规定再给地址添加一个最低位用来表示接下来数据传输的方向，0表示主设备向从设备写数据，1表示主设备向从设备读数据。如图所示：

I2C读写总线操作

对I2C总线的操作实际就是主从设备之间的读写操作。大致可分为以下三种操作情况：
第一，主设备往从设备中写数据。数据传输格式如下：

第二，主设备从从设备中读数据。数据传输格式如下：

第三，主设备往从设备中写数据，然后重启起始条件，紧接着从从设备中读取数据；或者是主设备从从设备中读数据，然后重启起始条件，紧接着主设备往从设备中写数据。数据传输格式如下：

第三种操作在单个主设备系统中，重复的开启起始条件机制要比用STOP终止传输后又再次开启总线更有效率

I2C面试题

介绍一下你了解的I2C

I2C总线是飞利浦（PHLIPS）公司推出的一种串行总线，用于连接微控制器及其外围设备， I2C串行总线有两根双向信号线。一根是数据线SDA，另一根是时钟线SCL。 它仅通过两根信号线就可以完成对所有挂载在I2C总线上的从器件进行操作。这样的好处是可以大大的节省我们微处理器的IO口资源。

I2C到底可以挂载多少个器件呢？

答：IIC协议规定，在启动总线后第1字节的高7位是从节点的寻址地址，其中高四位为器件类型识别符，接着三位为片选，最后一位为读写位，当为1时为读操作，为0时为写操作，所以具体挂载多少个器件由I2C地址决定，7位寻址地址减去1个广播地址0x00不用，所以有2^7=128 - 1 = 127，那就是127个地址， 所以理论上可以挂127个从器件。

I2C如何同时挂载多个同一种器件（地址相同的器件）？

答：理论上是不会这样设计的，如果一定要这样做的话，可以通过硬件上设计，控制器件是否挂载总线来实现（方法可用一个开关电路切断器件SDA或者SCL是否接入总线来实现）

I2C总线的主机与从机之间是如何通信的呢？

I2C总线的主机与从机之间的通信主要和I2C的时序有关。在通信开始的时候SCL与SDA都置为高电平，此时为总线空闲时间。当SCL为高电平期间SDA的电平被拉低，标志这总线的启动。当SCL为高电平期间SDA的电平被拉高，标志这总线的终止。在进行数据传送时，SCL为高电平期间，SDA上的数据必须保持稳定，只有在SCL的信号为低电平时，SDA上的高电平才允许变化。所以只要我们根据芯片手册正确的写好IIC的时序，按时序发送器件地址（不同的器件的地址不同）以及数据，就可以使主机与从机之间通信。

I2C总线的仲裁你知道吗？

总线上可能挂接有多个器件，有时会发生两个或多个主器件同时想占用总线的情况，这种情况叫做总线竞争。I2C总线具有多主控能力，可以对发生在SDA线上的总线竞争进行仲裁，其仲裁原则是这样的：当多个主器件同时想占用总线时，如果某个主器件发送高电平，而另一个主器件发送低电平，则发送电平与此时SDA总线电平不符的那个器件将自动关闭其输出级。总线竞争的仲裁是在两个层次上进行的。首先是地址位的比较，如果主器件寻址同一个从器件，则进入数据位的比较，从而确保了竞争仲裁的可靠性。由于是利用I2C总线上的信息进行仲裁，因此不会造成信息的丢失。

I2C时钟信号（SCL）的同步问题

在I2C总线上传送信息时的时钟同步信号是由挂接在SCL线上的所有器件的逻辑“与”完成的。SCL线上由高电平到低电平的跳变将影响到这些器件，一旦某个器件的时钟信号下跳为低电平，将使SCL线一直保持低电平，使SCL线上的所有器件开始低电平期。此时，低电平周期短的器件的时钟由低至高的跳变并不能影响SCL线的状态，于是这些器件将进入高电平等待的状态。当所有器件的时钟信号都上跳为高电平时，低电平期结束，SCL线被释放返回高电平，即所有的器件都同时开始它们的高电平期。其后，第一个结束高电平期的器件又将SCL线拉成低电平。这样就在SCL线上产生一个同步时钟。可见，时钟低电平时间由时钟低电平期最长的器件确定，而时钟高电平时间由时钟高电平期最短的器件确定。

I2C总线的其他注意点

1. 进行数据传送时，在SCL为高电平期间，SDA线上电平必须保持稳定，只有SCL为低时，才允许SDA线上电平改变状态。并且每个字节传送时都是高位在前。
2. 对于应答信号，ACK=0时为有效应答位，说明从机已经成功接收到该字节，若为1则说明接受不成功。
3. 如果从机需要延迟下一个数据字节开始传送的时间，可以通过把SCL电平拉低并保持来强制主机进入等待状态。
4. 主机完成一次通信后还想继续占用总线在进行一次通信，而又不释放总线，就要利用重启动信号Sr。它既作为前一次数据传输的结束，又作为后一次传输的开始。
5. 总线冲突时，按“低电平优先”的仲裁原则，把总线判给在数据线上先发送低电平的主器件。
6. 在特殊情况下，若需禁止所有发生在I2C总线上的通信，可采用封锁或关闭总线，具体操作为在总线上的任一器件将SCL锁定在低电平即可。
7. SDA仲裁和SCL时钟同步处理过程没有先后关系，而是同时进行的。