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Verilog实现流水线
流水线verilog实现原创 2023-02-18 21:42:14 · 482 阅读 · 0 评论 -
源码 vivado调用FIFO 及仿真
【代码】源码 vivado调用FIFO 及仿真。原创 2022-10-19 19:24:56 · 1281 阅读 · 0 评论 -
源码 vivado ram调用与仿真
【代码】源码 vivado ram调用与仿真。原创 2022-10-19 14:44:30 · 850 阅读 · 0 评论 -
vivado PLL调用
【代码】vivado PLL调用。原创 2022-10-19 11:15:13 · 555 阅读 · 0 评论 -
1101序列检测器,基于Verilog HDL
基于verilog的1101序列检测器原创 2022-06-16 17:12:35 · 3271 阅读 · 5 评论 -
vivado执行报错number of unplaced terminals is greater than number of available sites
如图,报错!原因是约束文件有错!仔细!更改后再执行就好了。原创 2022-05-23 18:54:30 · 820 阅读 · 0 评论 -
阻塞式与非阻塞式的区别仿真
阻塞式源代码:module block( //input clk, rst_n, //output result_o, a, b );input clk,rst_n;output reg [4:0] result_o;output reg [3:0] a,b;always @(posedge clk ) begin if(!rst_n) begin a = 4'd0; b = 4'd0; end else begin原创 2022-03-25 17:02:31 · 519 阅读 · 0 评论 -
基于FPGA的频率测量
正弦波由matlb产生;clc;clear all;close all;%Sin400hz.m程序清单%设置系统参数fi=400; %输入信号的频率Fs=8000; %采样频率L=10024; %数据长度N=10; %量化位数x=0:1/(100*fi):2/fi;figure('name','sin(2*pi*fi*x)');plot(x,sin(2*pi*fi*x));title('sin(2*pi*fi*x)');xlabel('x');y原创 2022-03-16 14:49:43 · 2226 阅读 · 1 评论 -
基于FPGA的3-8译码器
源代码:module decoder38( A, B, C, en, Y);input A,B,C,en;output reg [7:0] Y;always @(*)begin if(!en) Y <= 8'd0; else begin case({C,B,A}) 3'b000:Y <= 8'b0000_0001; 3'b001:Y <= 8'b0000_0010; 3'b010:Y <= 8'b0000_0100;原创 2022-03-11 16:35:07 · 1261 阅读 · 0 评论 -
verilog中unsigned与signed加法结果的比较(带源码)
根据仿真结果可以知道,结果是完全相同的。源代码:module symbexam( //input d1, d2, //output signed_out, unsigned_out);input [3:0] d1;input [3:0] d2;output [4:0] unsigned_out;output signed [4:0] signed_out;//unsigned add;assign unsigned_out = d1+d2;//signed原创 2022-03-04 22:52:54 · 644 阅读 · 0 评论 -
先调用PLL的IP核,再调用NCO的IP核时toolbench崩溃
创建NCO,fiR的IP核,这里点击next,弹出“loading ip toolbar”但是加载完这个并不弹出ip toolbench。返回创建文件夹的位置,发现错误打开log文件,显示应该不是license破解的问题,因为像PLL等不需要toolbench的IP 核是可以使用的,license里面也是包含了NCO,FIR等IP核这个问题是在我先调用PLL的IP核,再调用NCO的IP核时出现的,在此之前,我试过仅调用NCOIP核,是可以调用的。但是现在这个问题...原创 2022-03-03 11:08:47 · 318 阅读 · 2 评论 -
modelsim可以打开,用quartusii打开modelsim报错,报错内容为环境变量设置不正确 的问题解决。
原因在于modelsim的license.txt的HOSTID与quartussii的license.dat的HOSTID不一致,建议将quartussii的license.dat的HOSTID改为modelsim的license.txt的HOSTID。亲测可行。因为modelsim的license.txt是自行产生的,一般为quartussii中license setup中的第一个。...原创 2022-03-02 18:25:26 · 1481 阅读 · 12 评论 -
FPGA按键控制LED灯
按下key[0],LED从左往右依次点亮;按下key[1],LED从右往左依次点亮;按下key[2],LED闪烁;按下key[3],LED全部点亮。代码:测试代码:modelsim仿真:Signal Tap II Logic Analyzer测试:仅供学习。原创 2021-12-23 11:56:39 · 1191 阅读 · 0 评论