自定义博客皮肤VIP专享

*博客头图:

格式为PNG、JPG,宽度*高度大于1920*100像素,不超过2MB,主视觉建议放在右侧,请参照线上博客头图

请上传大于1920*100像素的图片!

博客底图:

图片格式为PNG、JPG,不超过1MB,可上下左右平铺至整个背景

栏目图:

图片格式为PNG、JPG,图片宽度*高度为300*38像素,不超过0.5MB

主标题颜色:

RGB颜色,例如:#AFAFAF

Hover:

RGB颜色,例如:#AFAFAF

副标题颜色:

RGB颜色,例如:#AFAFAF

自定义博客皮肤

-+
  • 博客(23)
  • 资源 (1)
  • 问答 (1)
  • 收藏
  • 关注

原创 Verilog实现流水线

流水线verilog实现

2023-02-18 21:42:14 463

原创 源码 vivado调用FIFO 及仿真

【代码】源码 vivado调用FIFO 及仿真。

2022-10-19 19:24:56 1249

原创 源码 vivado ram调用与仿真

【代码】源码 vivado ram调用与仿真。

2022-10-19 14:44:30 828

原创 vivado PLL调用

【代码】vivado PLL调用。

2022-10-19 11:15:13 529

原创 锁存器与触发器

latch flip_flop

2022-10-15 23:32:34 159

原创 调用OpenCV显示图片出错:terminate called after throwing an instance of ‘cv::Exception‘

调用OpenCV显示图片出错:terminate called after throwing an instance of 'cv::Exception'

2022-07-13 11:57:44 1655 1

原创 failed to load module “canberra-gtk-module“

failed to load module "canberra-gtk-module"

2022-07-13 11:40:04 794

原创 Sophus编译出错:lvalue required as left operand of assignment

Sophus编译出错:lvalue required as left operand of assignment

2022-07-11 19:00:34 556 2

原创 terminate called after throwing an instance of ‘std::runtime_error‘ what(): Pangolin X11: Failed

视觉SLAM14讲运行可视化程序出错

2022-07-11 18:57:23 1174

原创 1101序列检测器,基于Verilog HDL

基于verilog的1101序列检测器

2022-06-16 17:12:35 3210 5

原创 vivado执行报错number of unplaced terminals is greater than number of available sites

如图,报错!原因是约束文件有错!仔细!更改后再执行就好了。

2022-05-23 18:54:30 758

原创 阻塞式与非阻塞式的区别仿真

阻塞式源代码:module block( //input clk, rst_n, //output result_o, a, b );input clk,rst_n;output reg [4:0] result_o;output reg [3:0] a,b;always @(posedge clk ) begin if(!rst_n) begin a = 4'd0; b = 4'd0; end else begin

2022-03-25 17:02:31 509

原创 基于FPGA的频率测量

正弦波由matlb产生;clc;clear all;close all;%Sin400hz.m程序清单%设置系统参数fi=400; %输入信号的频率Fs=8000; %采样频率L=10024; %数据长度N=10; %量化位数x=0:1/(100*fi):2/fi;figure('name','sin(2*pi*fi*x)');plot(x,sin(2*pi*fi*x));title('sin(2*pi*fi*x)');xlabel('x');y

2022-03-16 14:49:43 2194 1

原创 基于FPGA的3-8译码器

源代码:module decoder38( A, B, C, en, Y);input A,B,C,en;output reg [7:0] Y;always @(*)begin if(!en) Y <= 8'd0; else begin case({C,B,A}) 3'b000:Y <= 8'b0000_0001; 3'b001:Y <= 8'b0000_0010; 3'b010:Y <= 8'b0000_0100;

2022-03-11 16:35:07 1244

原创 基于matlab的滤波器系数量化处理

%filtercoequant.m%调用filtercompare0函数生成滤波器系数;h_pm = filtercompare0;%将生成的滤波器系数数据写入FPGA所需的txt文件中。fid = fopen('D:\matalb_dw\filtercoequant\m\lpf.txt','w');%fopen:将数据按指定格式读入到matlab中的函数%fid:file ID,文件代号, %返回值为+N,即正整数表示文件打开成功,文件代号是N %返回值为-1,表示文件打开不.

2022-03-10 19:16:32 4084

原创 FIR滤波器matlab实现;三种滤波器比较。

FIR低通滤波器过滤带300-600Hz,采样频率8000Hz,通带、阻带纹波0.04,截止频率600Hz。%《锁相环技术原理及FPGA实现-杜勇》第100页。%filtercompare.m%用kaiserord计算满足性能要求的最小滤波器阶数;%用firpm和firm1分别设计最优滤波器,以及窗函数滤波器,并绘制其幅频特性%输出最优滤波器系数function h_pm = filtercompare0;clc;clear all;close all;fs = 8000;%采样频

2022-03-09 12:44:45 1758

原创 matlab仿真运算中的字长效应

%仿真运算中的字长效应clc;clear all;close all;x=[7/8 zeros(1,15)];%一维数组,第一个值为7/8,剩下15个为0;y=zeros(1,length(x));%zeros:产生一个1行,length(x)列的0矩阵;Qy=zeros(1,length(x));%存放未量化运算结果Qy2=zeros(1,length(x));%存放2bit量化运算结果Qy4=zeros(1,length(x));%存放4bit量化运算结果Qy6=zeros(1,le.

2022-03-05 12:55:31 1263

原创 verilog中unsigned与signed加法结果的比较(带源码)

根据仿真结果可以知道,结果是完全相同的。源代码:module symbexam( //input d1, d2, //output signed_out, unsigned_out);input [3:0] d1;input [3:0] d2;output [4:0] unsigned_out;output signed [4:0] signed_out;//unsigned add;assign unsigned_out = d1+d2;//signed

2022-03-04 22:52:54 612

原创 基于MATLAB的音频特征提取

音频文件无法上传。就只上传代码。分帧:分帧是指按照一定长度将输入的声音数据分割成若干数据段,通常取N=512个采样点作为一帧,帧与帧之间如果相互连接会使得在后续的计算中丢失数据,所以取256个采样点的一个帧移。汉宁窗:梅尔滤波器,取个数为64个:MFSC:clc;clear all;close all;%读取音频文件的第2-10sfs = 16000;[y,fs]=aud...

2022-03-03 20:29:18 6424 11

原创 先调用PLL的IP核,再调用NCO的IP核时toolbench崩溃

创建NCO,fiR的IP核,这里点击next,弹出“loading ip toolbar”但是加载完这个并不弹出ip toolbench。返回创建文件夹的位置,发现错误打开log文件,显示应该不是license破解的问题,因为像PLL等不需要toolbench的IP 核是可以使用的,license里面也是包含了NCO,FIR等IP核这个问题是在我先调用PLL的IP核,再调用NCO的IP核时出现的,在此之前,我试过仅调用NCOIP核,是可以调用的。但是现在这个问题...

2022-03-03 11:08:47 295 2

原创 modelsim可以打开,用quartusii打开modelsim报错,报错内容为环境变量设置不正确 的问题解决。

原因在于modelsim的license.txt的HOSTID与quartussii的license.dat的HOSTID不一致,建议将quartussii的license.dat的HOSTID改为modelsim的license.txt的HOSTID。亲测可行。因为modelsim的license.txt是自行产生的,一般为quartussii中license setup中的第一个。...

2022-03-02 18:25:26 1423 12

原创 FPGA按键控制LED灯

按下key[0],LED从左往右依次点亮;按下key[1],LED从右往左依次点亮;按下key[2],LED闪烁;按下key[3],LED全部点亮。代码:测试代码:modelsim仿真:Signal Tap II Logic Analyzer测试:仅供学习。

2021-12-23 11:56:39 1173

原创 FPGA 流水灯。

代码:测试代码modelsim仿真波形:Signal Tap ii Logic Analyzer测试:

2021-12-23 11:41:20 197

FPGA等精度测频,xilinx ise 工程文件

基于FPGA的等精度测频,时钟频率clk为25MHz,时间门槛为1s,f为被测频率,测试时用155MHz.my_uart_tx.v与speed_setting.v为非原创,为特权同学配套书籍,仅作学习。

2019-08-27

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

提示
确定要删除当前文章?
取消 删除