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SV支持用户自定义类型,相比Verilog可以在简化代码的同时实现更多功能,还可以增加用户的可读性。
SV相比Verilog的一个优势。
foo是整型,state和next_state是枚举型,整型不可以赋值给枚举型(如第1、2个非法情况),枚举型+1后变成整型,所以可以赋值给整型。
这门课主要是在讲枚举和结构体,这部分内容在绿皮书的P39~47。说实话V0的内容…整节课只有一条弹幕也是吐槽讲的一般的。想好好学SV还是得自己去啃绿皮书,V0看来只是一个引路作用。