Verilog学习零碎总结
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VHDL内部在线逻辑分析信号不被优化
vhdl 内部信号在线逻辑分析仪信号不被优化原创 2024-08-30 16:11:28 · 127 阅读 · 0 评论 -
verilog 数学运算技巧总结(不断更新)
Verilog 数学运算技巧总结原创 2024-08-26 17:53:18 · 104 阅读 · 0 评论 -
VHDL 的testbech 用warit for 需要停止循环的话得加wait
VHDL 的wait for 语句注意事项原创 2024-07-16 10:14:35 · 100 阅读 · 0 评论 -
fpga 初始化数值
然而,在FPGA硬件上电或复位时,没有复位逻辑的情况下,state 寄存器的初始值是不确定的(即它可以是任何值,取决于上电时寄存器的物理状态)。内部复位逻辑:在你的FPGA设计中,你可以实现一个内部复位逻辑,比如使用一个简单的计数器或状态机来检测FPGA是否已经从复位状态(通常是上电后的一个低电平脉冲)中恢复,并据此来设置state的初始值。使用外部复位信号:你可以从FPGA的外部引入一个复位信号(如按钮、上电复位电路或外部复位引脚),并在你的设计中使用这个信号来重置state。原创 2024-07-15 16:39:18 · 225 阅读 · 0 评论 -
testbech 中加载memory
testbech 加载memory原创 2024-05-24 09:15:42 · 216 阅读 · 0 评论 -
altera_reserved_tck、altera_reserved_tdi、altera_reserved_tdo、altera_reserved_tms 引脚配置注意事项
altera 引脚原创 2024-05-09 15:47:08 · 691 阅读 · 0 评论 -
Verilog 把8位的16进制转换为8位的10进制,且提取10进制的百、十和个位数的方法
1、8位的16进制转换为8位的10进制就是把第0位的数值加上第1位的数值的16倍function [7:0]Hex_to_Doc;input [7:0] num_h;begin Hex_to_Doc = num_h[3:0] + num_h[7:4]*16;end endfunction2、提取10进制的百、十和个位数a.如果该数大于等于100三位数的百位:百位数是将这个数直接除以100;三位数的十位:十位数是将这个数直接除以10再对10取余数;三位数的个位:个位数是将这原创 2022-03-01 15:32:26 · 5041 阅读 · 2 评论 -
Verilog task任务使用注意点
有关Verilog 的task用法,在此不再赘述,这此只提需要注意的地方。一、两种调用task输出情形:如何在task里面有输出,那么输出到外部寄存器是有两个时钟延时的,但如果task中没有输出,直接调用task外的寄存器的话,寄存器在下个时钟便会更改。下面举例子说明:1、带有延时//////////////////////////////////////////////////////////////////reg[7:0] bai;reg[7:0] shi;reg[7:0] bai;al原创 2022-03-01 15:02:35 · 1809 阅读 · 1 评论 -
Verilog 状态寄存器格雷码
Verilog 格雷码原创 2022-02-17 16:36:02 · 231 阅读 · 0 评论