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最新推荐文章于 2024-09-17 15:31:49 发布

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分类专栏： Verilog学习零碎总结文章标签： fpga开发

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`$readmemh`("D:/doc_hy/Fpga_proiect/project/top_max10_v8_ICG_A_init_and_have_rst_io_4ma_a04b_03/src/RAM_src_0_4095.txt",data_src);


always@(posedge ICG_SPI_CLK or negedge rst_n)
	if(!rst_n)
		num <= 'd0;
	else if(clk_cnt == 'd0)
		num <= num + 1'b1;
           
assign data_src_real = data_src[num];