Verilog例化自动连线实测可用版，以DW DMA集成为例介绍vim emacs 的配置方法

已于 2024-03-26 10:00:50 修改
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文章标签： emacs vim
于 2024-03-25 10:27:29 首次发布
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本文介绍了如何在Vim和Emacs中设置Verilog自动例化。通过下载和修改相关文件，如verilog_emacsauto.vim和verilog-mode，设置快捷键TA和TB，实现自动例化和清除例化结果的功能。
摘要由CSDN通过智能技术生成

vim、emacs进行verilog 自动例化的配置方法及步骤，具体建该贴的后面部分

自动连线之后的代码如下：

在这里插入图片描述

在这里插入图片描述

例化前的模版文件：

module dma_top(
          /*AUTOARG*/);

  /*AUTOINPUT*/

  /*AUTOOUTPUT*/

  /*AUTOWIRE*/

  /*DW_axi_dmac AUTO_TEMPLATE u_DW_axi_dmac (
   .dmac_core_clock(aclk),
   .dmac_core_resetn(aresetn),
   .hsel(hsel_s1),
   .hready(hready_resp_s1),
   .hrdata(hrdata_s1[]),
   .hresp(hresp_s1),
   .hready_resp(hready_resp_s1),
   );
   */

  DW_axi_dmac u_DW_axi_dmac_inst1( /*autoinst*/);

  /*DW_axi_x2h AUTO_TEMPLATE u_DW_axi_x2h (
   .mhclk(aclk),
   .mhresetn(aresetn),
   .aresetn(aresetn),
   .aw\(.*\) (aw_\1_s1[]),
   .ar\(.*\) (ar_\1_s1[]),
   .w\(.*\) (w_\1_s1[]),
   .r\(.*\)
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打开emacs，敲入下面代码： module fanout (/*AUTOARG*/) input i; output [31:0] o; wire [31:0] o = {32{i}}; endmodule 保存，（快捷键CTRL+x CTRL+s，为了便于说明，用C-x C-s来表示），命名文件为fanout.v。 然后，用户C-c C-a，代码就变成了如下： module fanout (/*AUTOARG*/ // Outputs o, // Inputs
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