HDLBits verlog刷题-Finding bugs in code-02_NAND

日久不书

于 2022-08-18 11:44:22 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_44203342/article/details/126401812

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该博客主要介绍了如何修复一个3输入NAND门的逻辑错误。问题在于使用5输入的AND门来实现3输入的与非门时出现了问题。通过定义一个额外的与门输出并提供正确的5输入与门实例化，最终实现了3输入与非门的功能。修复方法包括将与门的输出置于最前，并添加两个多余的输入端口，然后通过逻辑非操作得到与非门的输出。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Finding bugs in code_02_NAND

网站链接

HDLBITs_reading simulations
该部分

题目描述-Bugs nand3

This three-input NAND gate doesn’t work. Fix the bug(s).

You must use the provided 5-input AND gate:
module andgate ( output out, input a, input b, input c, input d, input e );
简言之
用一个5输入的与门模块-------实现3输入与非

参考资料

Verilog中提供的逻辑门和开关模型的定义及用法总结

代码部分

//要一个3输入的与非门
//用一个5输入的与门实现---3输入与非
module top_module (input a, input b, input c, output out);//
    
    //原来错误语句,
    //andgate inst1 ( a, b, c, out );

    /**正确语句***/
    //定义与门输出
    wire and_out;
    //写5输入与门--**注意输出放到最前
    andgate inst1 ( and_out, a, b, c, 1'b1,1'b1);
    //与非门输出
    assign out=~and_out;
endmodule