FPGA--交通灯控制系统(工程代码+原理图+管脚分配)

已于 2024-06-07 09:35:41 修改
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分类专栏： verilog 文章标签： fpga开发
于 2024-04-14 20:35:45 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_44413306/article/details/137169978
版权

系统设计需求

本次设计目的为设计制作一个十字路口交通指示灯简易控制电路，该电路实现了红灯亮表示停止，绿灯亮表示通行，黄灯亮表示等待，通过控制数码管来显示时间，红绿灯通过控制LED灯来实现。

题目

1、东西、南北两条路以绿灯20秒–黄灯4秒–红灯16秒的顺序，依次点亮LED灯。
2、采用倒计时显示剩余时间，每个路口使用两个七段数码管来显示剩余时间。
3、紧急情况下，可以通过按动紧急按钮，将东西、南北两方向的红绿灯都置为红灯。按动紧急按钮后，两方向都是红灯持续20秒，之后恢复正常亮灯顺序。

最终效果图

东西红–南北绿
在这里插入图片描述
东西红–南北黄
在这里插入图片描述
东西绿–南北红
在这里插入图片描述
南北红–东西黄
在这里插入图片描述
紧急情况：两边都是红灯
在这里插入图片描述
工程代码链接：
FPGA交通灯设计，基于vivado2018.3建立工程
工程代码也可以私信获取，本人工程基于vivado2018.3设计。
如有其他设计需求，可以联系扣扣：904259638，可接FPGA课设。

程序设计

本题目主要需要设计的部分有三个，分别是：数码管控制部分，LED灯控制部分，以及紧急按钮按键控制部分。其中，数码管用来显示红绿灯剩余时间；LED灯用来显示当前是哪个方向红灯，哪个方向绿灯；紧急按钮用来控制紧急情况下红绿灯的显示。

整体逻辑框图如下：
在这里插入图片描述
其中，led_logic为交通灯逻辑控制模块，通过状态机来控制交通灯跳转。led_ctl为LED灯控制模块，通过交通灯led_logic模块的状态机来控制12个LED灯的亮灭。Usmg为数码管控制模块，通过led_logic输出的东西、南北方向的计数器，来控制四个方向的数码管显示。

各个模块代码如下：
顶层模块：

`timescale 1ns / 1ps
module jtd_test(
	input				clk,
	input				rst_n,
	input               key,
	output		[7:0]	sm_bit,
	output		[7:0]	sm_seg,
	output		[11:0]	led
	);

	wire [4:0] c_state;
	wire [4:0] time_second_cnt_dx;
	wire [4:0] time_second_cnt_nb;
	
	jtd_logic jtd_logic_inst(
		.clk						(clk),
		.rst_n						(rst_n),
		.key						(key),
		.c_state					(c_state),
		.time_second_cnt_dx			(time_second_cnt_dx), //东西方向数码管计数
		.time_second_cnt_nb			(time_second_cnt_nb)); //南北方向数码管计数
	
	led_ctl led_ctl_inst(
		.clk					(clk),
		.rst_n					(rst_n),
		.c_state				(c_state),
		.led					(led));
		
	
	wire [3:0] ge0;
	wire [3:0] shi0;
	wire [3:0] ge1;
	wire [3:0] shi1;
	wire [3:0] ge2;
	wire [3:0] shi2;
	wire [3:0] ge3;
	wire [3:0] shi3;
	assign ge1 = time_second_cnt_dx%10;  //
	assign shi1 = time_second_cnt_dx/10;
	assign ge3 = time_second_cnt_dx%10;
	assign shi3 = time_second_cnt_dx/10;
	
	assign ge0 = time_second_cnt_nb%10;
	assign shi0 = time_second_cnt_nb/10;
	assign ge2 = time_second_cnt_nb%10;
	assign shi2 = time_second_cnt_nb/10;
	smg Usmg(
	.clk		(clk),
	.rst_n		(rst_n),
	.shi3		(shi3),
	.ge3		(ge3),
	.shi2		(shi2),
	.ge2		(ge2),
	.shi1		(shi1),
	.ge1		(ge1),
	.shi0		(shi0),
	.ge0		(ge0),
	.sm_bit		(sm_bit),							//数码管选择输出引脚
	.sm_seg		(sm_seg)						//数码管段输出引脚
	);
	
	
endmodule

led控制模块

`timescale 1ns / 1ps
module led_ctl(
input clk,
input rst_n,
input [4:0] c_state,
output reg [11:0] led
);
	parameter   idle    = 5'b00001,
				stage_1 = 5'b00010,
				stage_2 = 5'b00100,
				stage_3 = 5'b01000,
		   emergent_led = 5'b10000;
always@(posedge clk or negedge rst_n)begin
		if(!rst_n)
			led <= 12'b0;
		else if(c_state == idle)
			led <= 12'b0111_1001_1110;  //东西绿，南北红
		else if(c_state == stage_1)
			led <= 12'b0111_0101_1101;  //南北红，东西黄
		else if(c_state == stage_2)
			led <= 12'b1100_1111_0011;   //东西红，南北绿 
		else if(c_state == stage_3)
			led <= 12'b1010_1110_1011;   //东西红，南北黄
		else if(c_state == emergent_led)
			led <= 12'b0110_1101_1011;   //东西红，南北红
		else
			led <= led;
	end 
	
endmodule

数码管模块：

`timescale 1ns / 1ps
module smg(
	input				clk,
	input				rst_n,
	input		[3:0] 	shi3,
	input		[3:0] 	ge3,
	input		[3:0] 	shi2,
	input		[3:0] 	ge2,
	input		[3:0] 	shi1,
	input		[3:0] 	ge1,
	input		[3:0] 	shi0,
	input		[3:0] 	ge0,
	output 	reg	[7:0]	sm_bit,							//数码管选择输出引脚
	output 	reg	[7:0] 	sm_seg							//数码管段输出引脚
	);
	
reg[3:0] disp_dat;							//定义显示数据寄存器
reg[24:0]count;								//定义计数寄存器
//秒信号产生部分
always @(posedge clk or negedge rst_n)   					//定义clock上升沿触发
begin
	if(!rst_n)
		count<=0;
	//for sim
	else if(count == 25'd250000)//if(count == 25'd25000000)				//0.5S到了吗？
		count = 25'd0;						//计数器清零
	else
		count = count + 1'b1;
end	
//数码管动态扫描显示部分
always @(posedge clk or negedge rst_n)   					//count[17:15]大约1ms改变一次
begin
	if(!rst_n)
		disp_dat<=0;
	else
	//case(count[17])//选择扫描显示数据
	//for sim
	case(count[15:13])//选择扫描显示数据
		3'd0:disp_dat <= ge0	;//第一个数码管个位
		3'd1:disp_dat <= shi0	;//第一个数码管十位
		3'd2:disp_dat <= ge1	;//第二个数码管个位		
		3'd3:disp_dat <= shi1	;//第二个数码管十位		
		3'd4:disp_dat <= ge2	;//第三个数码管个位		
		3'd5:disp_dat <= shi2	;//第三个数码管十位		
		3'd6:disp_dat <= ge3	;//第四个数码管个位		
		3'd7:disp_dat <= shi3	;//第四个数码管十位		
	endcase
end
always @(posedge clk)   					//count[17:15]大约1ms改变一次
begin
	//case(count[17])						//选择数码管显示位
	//for sim
	case(count[15:13])						//选择扫描显示数据
		3'd0:sm_bit <= 8'b1111_1110;//选择第1个数码管显示
		3'd1:sm_bit <= 8'b1111_1101;//选择第2个数码管显示
		3'd2:sm_bit <= 8'b1111_1011;//选择第3个数码管显示
		3'd3:sm_bit <= 8'b1111_0111;//选择第4个数码管显示
		3'd4:sm_bit <= 8'b1110_1111;//选择第5个数码管显示
		3'd5:sm_bit <= 8'b1101_1111;//选择第6个数码管显示
		3'd6:sm_bit <= 8'b1011_1111;//选择第7个数码管显示
		3'd7:sm_bit <= 8'b0111_1111;//选择第8个数码管显示
	endcase	
end
always @(posedge clk)
begin
	case(disp_dat)
		4'h0:sm_seg <= 8'hc0;					//显示0
		4'h1:sm_seg <= 8'hf9;					//显示1
		4'h2:sm_seg <= 8'ha4;					//显示2
		4'h3:sm_seg <= 8'hb0;					//显示3
		4'h4:sm_seg <= 8'h99;					//显示4
		4'h5:sm_seg <= 8'h92;					//显示5
		4'h6:sm_seg <= 8'h82;					//显示6
		4'h7:sm_seg <= 8'hf8;					//显示7
		4'h8:sm_seg <= 8'h80;					//显示8
		4'h9:sm_seg <= 8'h90;					//显示9
		4'ha:sm_seg <= 8'hbf;					//显示-
		default:sm_seg <= 8'hff;				//不显示
	endcase
end
endmodule

交通灯逻辑控制模块：

`timescale 1ns / 1ps
module jtd_logic(
input clk,
input rst_n,
input key,
output reg [4:0] c_state,
output reg [4:0] time_second_cnt_dx,
output reg [4:0] time_second_cnt_nb
);

parameter	time_1s=5000_000_0;
	parameter   idle    = 5'b00001,
				stage_1 = 5'b00010,
				stage_2 = 5'b00100,
				stage_3 = 5'b01000,
		   emergent_led = 5'b10000;
	
	reg key_reg;   //按键寄存，为了后续识别按键上升沿
	wire key_flag; //按键标志，拉高证明按键被按动;
	
	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)
			key_reg <= 1'b1;
		else 
			key_reg <= key;
	end 
	
	assign key_flag = ((!key)&&(key_reg))?1'b1:1'b0; //按键识别到下降沿，证明按键了
	reg [4:0] n_state;
	reg	[31:0]	cnt;
	
	reg east_west_green_end;
	reg east_west_yellow_end;
	reg south_north_green_end;
	reg south_north_yellow_end;
	reg emergent_end;
	always@(posedge clk or negedge rst_n)
		begin
			if(!rst_n)
				cnt<=0;
			else if(cnt==time_1s-1)
				cnt<=0;
			else
				cnt<=cnt+1;
		end

reg  [5:0] time_cnt;
	always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			time_cnt <= 'd15;
		else if(cnt==time_1s-1)
			time_cnt <= time_cnt - 'd1;
		else
			time_cnt <= time_cnt;
	end
	
	//***************************状态机***********************//
	always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			c_state <= idle;
		else
			c_state <= n_state;
	end 
//东西方向：east_west    南北方向：south_north
	always@(*)
	begin
		n_state = c_state;
		case(n_state)
			idle:  //南北红16秒，东西绿16秒，东西绿结束标志到来，开始黄灯
			begin
				if(key_flag)
					n_state = emergent_led;
				else if(east_west_green_end)
					n_state = stage_1;
				else 
					n_state = idle;
			end 
			stage_1: //东西黄灯4秒，南北继续红灯4秒，东西黄结束标志到来，东西开始红灯，南北变绿灯；
			begin
				if(key_flag)
					n_state = emergent_led;
				else if(east_west_yellow_end)
					n_state = stage_2;
				else
					n_state = stage_1;
			end 
			stage_2://东西红灯16秒，南北绿灯16秒，南北绿结束标志到来，南北开始黄灯
			begin
				if(key_flag)
					n_state = emergent_led;
				else if(south_north_green_end)
					n_state = stage_3;
				else 
					n_state = stage_2;
			end 
			stage_3://南北黄灯4秒，东西继续红灯4秒，南北黄结束标志到来，南北开始红灯，东西变绿灯。
			begin
				if(key_flag)
					n_state = emergent_led;
				else if(south_north_yellow_end)
					n_state = idle;
				else 
					n_state = stage_3;
			end 
			emergent_led: //紧急情况，按键被按下后，东西南北四个方向都亮红灯20秒
				if(emergent_end)
					n_state = idle;
				else 
					n_state = emergent_led;
			default:
				n_state = idle;
		endcase
	end 
	
	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)
			emergent_end <= 'd0;
		else if(time_second_cnt_dx == 'd0 && c_state == emergent_led)
			emergent_end <= 'd1;
		else if(c_state == emergent_led && n_state == idle)
			emergent_end <= 'd0;
		else 
			emergent_end <= emergent_end;
	end 
	
	reg [4:0] time_second_cnt_dx; //东西方向数码管计数
	reg [4:0] time_second_cnt_nb; //南北方向数码管计数
	always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)begin
			time_second_cnt_dx <= 'd16;
			time_second_cnt_nb <= 'd20;    //南北红20秒，东西绿16秒
		end
		else if((c_state == idle && n_state == emergent_led)|| 
				(c_state == stage_1 && n_state == emergent_led)||
				(c_state == stage_2 && n_state == emergent_led)||
				(c_state == stage_3 && n_state == emergent_led))begin
				time_second_cnt_dx <= 'd20;
				time_second_cnt_nb <= 'd20;
				end 
		else if(c_state == idle)begin
			if(time_second_cnt_dx == 'd0)
				time_second_cnt_dx <= 'd4;
			else if(cnt==time_1s-1)begin
				time_second_cnt_dx <= time_second_cnt_dx - 'd1;
				time_second_cnt_nb <= time_second_cnt_nb - 'd1;
			end
			else begin
				time_second_cnt_dx <= time_second_cnt_dx;
				time_second_cnt_nb <= time_second_cnt_nb;
			end 
		end 
		else if(c_state == stage_1)begin
			if(time_second_cnt_dx == 'd0)begin
				time_second_cnt_dx <= 'd20;
				time_second_cnt_nb <= 'd16;
			end
			else if(cnt==time_1s-1)begin
				time_second_cnt_dx <= time_second_cnt_dx - 'd1;
				time_second_cnt_nb <= time_second_cnt_nb - 'd1;
				end
			else begin
				time_second_cnt_dx <= time_second_cnt_dx;
				time_second_cnt_nb <= time_second_cnt_nb;
			end
		end 
		else if(c_state == stage_2)begin
			if(time_second_cnt_nb == 'd0)
				time_second_cnt_nb <= 'd4;
			else if(cnt==time_1s-1)begin
				time_second_cnt_dx <= time_second_cnt_dx - 'd1;
				time_second_cnt_nb <= time_second_cnt_nb - 'd1;
			end
			else begin
				time_second_cnt_dx <= time_second_cnt_dx;
				time_second_cnt_nb <= time_second_cnt_nb;
			end
		end 
		else if(c_state == stage_3)begin
			if(time_second_cnt_dx == 'd0)begin
				time_second_cnt_nb <= 'd20;
				time_second_cnt_dx <= 'd16;
				end
			else if(cnt==time_1s-1)begin
				time_second_cnt_dx <= time_second_cnt_dx - 'd1;
				time_second_cnt_nb <= time_second_cnt_nb - 'd1;
			end
			else begin
				time_second_cnt_dx <= time_second_cnt_dx;
				time_second_cnt_nb <= time_second_cnt_nb;
			end
		end 
		else if(c_state == emergent_led)begin
			if(time_second_cnt_dx == 'd0)begin
				time_second_cnt_dx <= 'd16;
				time_second_cnt_nb <= 'd20;
			end 
			else if(cnt == time_1s-1)begin
				time_second_cnt_dx <= time_second_cnt_dx - 'd1;
				time_second_cnt_nb <= time_second_cnt_nb - 'd1;
			end 
			else begin
				time_second_cnt_dx <= time_second_cnt_dx;
				time_second_cnt_nb <= time_second_cnt_nb;
			end 
		end 
		else begin
			time_second_cnt_dx <= time_second_cnt_dx;
			time_second_cnt_nb <= time_second_cnt_nb;
		end 
	end 

	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)begin
			east_west_green_end <= 'd0;
			east_west_yellow_end <= 'd0;
			south_north_green_end <= 'd0;
			south_north_yellow_end <= 'd0;
		end 
		else if(c_state == idle && time_second_cnt_dx == 'd0)begin
			east_west_green_end <= 'd1;
			east_west_yellow_end <= 'd0;
			south_north_green_end <= 'd0;
			south_north_yellow_end <= 'd0;
		end 
		else if(c_state == stage_1 && time_second_cnt_nb == 'd0)begin
			east_west_green_end <= 'd0;
			east_west_yellow_end <= 'd1;
			south_north_green_end <= 'd0;
			south_north_yellow_end <= 'd0;
		end 
		else if(c_state == stage_2 && time_second_cnt_nb == 'd0)begin
			east_west_green_end <= 'd0;
			east_west_yellow_end <= 'd0;
			south_north_green_end <= 'd1;
			south_north_yellow_end <= 'd0;
	    end 
		else if(c_state == stage_3 && time_second_cnt_dx == 'd0)begin
			east_west_green_end <= 'd0;
			east_west_yellow_end <= 'd0;
			south_north_green_end <= 'd0;
			south_north_yellow_end <= 'd1;
	    end 
		else begin
			east_west_green_end <= 'd0;
			east_west_yellow_end <= 'd0;
			south_north_green_end <= 'd0;
			south_north_yellow_end <= 'd0;
		end 
	end
	

endmodule

附上管脚分配：

set_property PACKAGE_PIN Y18 [get_ports clk]
set_property PACKAGE_PIN F15 [get_ports rst_n]
set_property PACKAGE_PIN G18 [get_ports led[11]]
set_property PACKAGE_PIN R17 [get_ports led[10]]
set_property PACKAGE_PIN H15 [get_ports led[9]]
set_property PACKAGE_PIN P17 [get_ports led[8]]
set_property PACKAGE_PIN AB22 [get_ports led[7]]
set_property PACKAGE_PIN T18 [get_ports led[6]]
set_property PACKAGE_PIN U18 [get_ports led[5]]
set_property PACKAGE_PIN W17 [get_ports led[4]]
set_property PACKAGE_PIN AB18 [get_ports led[3]]
set_property PACKAGE_PIN R14 [get_ports led[2]]
set_property PACKAGE_PIN N14 [get_ports led[1]]
set_property PACKAGE_PIN R16 [get_ports led[0]]
set_property PACKAGE_PIN J15 [get_ports sm_bit[0]]
set_property PACKAGE_PIN G17 [get_ports sm_bit[1]]
set_property PACKAGE_PIN R18 [get_ports sm_bit[2]]
set_property PACKAGE_PIN N17 [get_ports sm_bit[3]]
set_property PACKAGE_PIN AA18 [get_ports sm_bit[4]]
set_property PACKAGE_PIN U17 [get_ports sm_bit[5]]
set_property PACKAGE_PIN P15 [get_ports sm_bit[6]]
set_property PACKAGE_PIN P14 [get_ports sm_bit[7]]
set_property PACKAGE_PIN N4 [get_ports sm_seg[0]]
set_property PACKAGE_PIN N3 [get_ports sm_seg[1]]
set_property PACKAGE_PIN P2 [get_ports sm_seg[2]]
set_property PACKAGE_PIN N2 [get_ports sm_seg[3]]
set_property PACKAGE_PIN P6 [get_ports sm_seg[4]]
set_property PACKAGE_PIN N5 [get_ports sm_seg[5]]
set_property PACKAGE_PIN M6 [get_ports sm_seg[6]]
set_property PACKAGE_PIN M5 [get_ports sm_seg[7]]
set_property PACKAGE_PIN A20 [get_ports key]

set_property IOSTANDARD LVCMOS33 [get_ports key]
set_property IOSTANDARD LVCMOS33 [get_ports led[11]]
set_property IOSTANDARD LVCMOS33 [get_ports led[10]]
set_property IOSTANDARD LVCMOS33 [get_ports led[9]]
set_property IOSTANDARD LVCMOS33 [get_ports led[8]]
set_property IOSTANDARD LVCMOS33 [get_ports led[7]]
set_property IOSTANDARD LVCMOS33 [get_ports led[6]]
set_property IOSTANDARD LVCMOS33 [get_ports led[5]]
set_property IOSTANDARD LVCMOS33 [get_ports led[4]]
set_property IOSTANDARD LVCMOS33 [get_ports led[3]]
set_property IOSTANDARD LVCMOS33 [get_ports led[2]]
set_property IOSTANDARD LVCMOS33 [get_ports led[1]]
set_property IOSTANDARD LVCMOS33 [get_ports led[0]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[0]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[1]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[2]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[3]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[4]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[5]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[6]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_bit[7]]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[0]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[1]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[2]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[3]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[4]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[5]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[6]]
set_property IOSTANDARD LVCMOS33 [get_ports sm_seg[7]]

注意：由于芯片办卡不同，管脚分配也不会相同，本人使用的开发板用的芯片为Xilinx A735t，且交通灯为外设模块，管脚分配不一定和大家的一样。

weixin_44413306
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Gerry
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基于FPGA的交通信号灯设计
06-21
基于FPGA的交通信号灯设计 任务和要求：该数字系统完成对十字路口交通信号灯的控制，十字路口由一条东西方向的主干道(简称A道)和南北方向的支干道(简称B道)构成。 十字路口交通灯控制规则为： (1) 初始状态为4 个方向的红灯全亮，时间1s。 (2) 东西方向绿灯亮，南北方向红灯亮。东西方向通车，时间30s。 (3) 东西方向黄灯亮，南北方向红灯亮，时间5s。 (4) 东西方向红灯亮，南北方向绿灯亮。南北方向通车，时间20s。 (5) 东西方向红灯亮，南，北方向黄灯亮，时间5s。 (6) 返回(2)，继续运行。 (7) 如果发生紧急事件，例如救护车，警车通过，则按下单脉冲按钮，使得东，南，西，北四个方向红灯亮。紧急事件结束后，松开单脉冲按钮，将恢复到被打断的状态继续运行。 quartus II VHDL
基于FPGA的交通灯控制系统（code+ppt）
01-22
本文设计了一款基于Verilog语言和QuartusII软件的交通灯控制系统，旨在解决现有交通信号灯控制系统的稳定性问题和计时方式不灵活的问题。系统由一条主干道和一条支干道汇合点形成十字交叉路口，主干道为南北向，支干道为东西向，入口处设置了红、绿、黄3色信号灯。除实现正常模式外，还实现了特殊状态的功能显示和交警手动干预功能。本文首先对任务要求进行阐述，然后对出交通灯控制系统的设计方案进行介绍，其中包括方案的流程图以及状态机转换图等。随后给出硬件设计与代码编写的具体方案和思路，并使用硬件描述语言Verilog实现具体的算法和功能，最后进行整体系统的仿真以及用开发板进行演示。 在本次设计中，FPGA作为主要设计芯片，使用Verilog语言对所需的程序进行编写。该设计采用模块化电路设计, 模块化编程, 模块化接线, 最后连接总原理图, 思路清晰, 容易理解, 便于调节和扩展电路，有利于系统的升级换代。利用Quartus II对所设计的交通灯控制系统代码进行了仿真，并在FPGA系统开发板上实现了控制。
基于FPGA的数字交通灯设计：VHDL和Verilog实现，系统设计与波形仿真详解，可实物运行
pwkJoMbb的博客
04-27 1470
综上所述，基于FPGA的数字交通灯利用了VHDL和Verilog进行设计，通过系统设计说明和波形仿真说明进行验证和测试，在实物上进行运行以确保设计的性能和可靠性。在未来的发展中，我们可以进一步优化设计，结合其他的先进技术，实现更加智能化和高效的交通灯系统。通过VHDL和Verilog的设计，我们可以灵活地控制交通灯的状态转换和时序控制，从而实现智能化的交通管理。基于FPGA的数字交通灯，使用VHDL和Verilog进行设计，包括相应的系统设计说明和波形仿真说明，可以在实物上运行。
基于FPGA的交通灯控制器设计.pdf
06-19
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FPGA智能传感系统(二)基于FPGA的交通灯设计
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06-29 1万+
文章目录设计目的及功能设计目的方案论证与选择基本原理方案的实现与调试程序调试led_module.vbit_seg_module.v仿真结果总结   在上一节FPGA智能传感系统(一)Verilog基础入门有介绍基本的语法知识。本节主要是实战交通灯设计。 设计目的及功能 设计目的   采用Verilog编写程序，并在QUARTUS II工具Modelsim平台仿真，在一个十字交叉路口，每个路口都有红、绿、黄三盏灯。即北、东、南、西方向都有红绿黄三盏灯。红灯亮时表示禁止通行，绿灯亮是表示允许通行，黄灯亮则给行
【技术博客】基于FPGA的交通灯设计方案及仿真实现【提供Quartus和ModelSim工程】
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根据给定的要求，设计一个交通灯系统，其中A通道的绿灯亮30秒，黄灯亮5秒，左拐灯亮15秒，黄灯亮5秒。为了简化设计，我们可以采用Mealy型状态机，其中状态之间的转换不仅依赖于当前状态，还依赖于输入信号。基于fpga的交通灯设计，要求：A通道绿灯亮30S，黄灯亮5S，左拐灯亮15S，黄灯亮5S，这个过程中B通道一直亮红灯，之后A通道亮红灯，B通道绿灯亮40S，之后黄灯亮5S，之后左拐灯亮15S，之后黄灯亮5S，之后A通道转为绿灯，B通道转为红灯。当计数器的值达到设定的时间后，我们可以触发状态机的状态转换。
FPGA智能交通灯控制器系统系统设计
m0_60473755的博客
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把由5OM的有源晶振产生的现场可编程逻辑器件FPGA 的系统时钟输入到分频模块，经分频模块分频产生频率为1Hz的时钟脉冲，作为控制定时模块、控制模块、紧急模块、计数模块的时钟信号，然后再由定时模块来控制紧急模块和控制模块，按照交通管理规则控制交通工作状态的切换，最后，由系统时钟和计数模块以及控制模块来共同控制计数器控制模块，计数器的时钟为lHz，再把计数器控制模块送出的BCD码送给译码器译码后，送给数码管显示各方向直行绿灯的倒计时。特殊状态1：道路特殊情况时，主干道和支路都是黄灯，数码管为00，不改变。
【毕业设计】基于PLC的十字路口交通灯控制系统设计【仿真+源码+论文】
qq_19657403的博客
04-16 9617
我国汽车的年增长率近十年来接近12%，每年新增汽车总量达到了接近2000万，全国的汽车保有量截至到2022年为4.08亿辆，尤其在城市区域，汽车的密度很高，城市的交通压力巨大，尤其在早高峰和晚高峰期间，堵车已经成为司空见惯的实际问题，在交通灯用于实际工作前，解决问题的主要方法是采用交通警察现场指挥的方式，这种方式效率低且对人员的安全构成很大的挑战，伴随着电子科技的不断发展，在1914年，美国纽约出现了具备现代社会意义的交通信号灯，红灯表示停止；在南北红灯亮的同时，东西绿灯也亮，1s后，东西车灯即甲亮。
CASE_01 基于FPGA的交通灯控制器
比特电子工作室
07-11 6838
目录 1 案例引导 1.1 硬件设计初窥 1.2逻辑设计初窥 2 模块级逻辑设计 2.1 时钟分频模块 2.2 数码管译码模块 2.3主逻辑运行模块 3 系统逻辑设计 4 硬件设计 4.1电源接口电路设计 4.2电源系统设计 4.3时钟设计 4.4 JTAG端口和FPGA配置电路设计 4.5FPGA芯片的电源引脚 4.6 A方向信号灯电路 4.7 B方向信号灯电路 4.8 复位电路 4.9PCB设计图 4.10实物图 5 实物验证 5.1管...
交通灯
weixin_46075284的博客
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公众号：FPGA技术小开发 一、主要仪器设备及软 硬件：FPGA核心板（xc7a35tftg256_1) 软件：vivado2018.3 二、实验任务 十字路口的交通灯管理系统。在主干道和小道的十字交叉路口，设置交通灯管理系统，管理车辆运行。小道路口设有传感器C（此处以按键key代替），当小道有车要求通行时，传感器输出key=1，否则key=0。主干道通车时绿灯亮，小道不通车时红灯亮，主干道通车至少10S。超过10S时，若小道有车要求通行，即C=1，主干道绿灯灭黄灯亮3S，之后改为主干道红灯亮，小道绿灯亮。
基于FPGA的交通灯实验报告.docx
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基于FPGA的交通灯的设计实验，采用VHDL编写程序，并在QUARTUS II工具平台仿真，下载到实验箱进行验证。本次设计较复杂，如果不采用状态机的方式实现起来会非常繁琐，所以在功能中采用状态机的方式实现。
基于FPGA的交通灯控制器设计
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本实验设计一个十字路口的交通灯控制器，分为东西和南北两个部分。每个部分有五盏灯，分别为左转灯、直行灯、右转灯、人行道灯及黄灯，另外还有一个倒计时器。左转灯、直行灯、右转灯、人行道灯亮表示允许通行，灯灭表示禁止通行；黄灯亮表示即将有信号灯的状态发生改变；倒计时显示了到下一状态的时间。 2.状态表(0表示灯灭，1表示灯亮) 时间度量 东西方向 　南北方向 东西方向 南北方向 t/s ← ↑ → 行人 黄 ← ↑ → 行人 黄 倒计时/s 倒计时/s 0~13 0 1 1 0 0 0 0 0 0 0 13 45 13~15 0 1 1 0 1 0 0 0 0 0 2 　 15~28 0 1 0 1 0 0 0 0 0 0 13 　 28~30 0 1 0 1 1 0 0 0 0 0 2 　 30~43 1 0 0 0 0 0 0 0 0 0 13 　 43~45 1 0 0 0 1 0 0 0 0 0 2 　 45~58 0 0 0 0 0 0 1 1 0 0 45 13 58~60 0 0 0 0 0 0 1 1 0 1 　 2 60~73 0 0 0 0 0 0 1 0 1 0 　 13 73~75 0 0 0 0 0 0 1 0 1 1 　 2 75~88 0 0 0 0 0 1 0 0 0 0 　 13 88~90 0 0 0 0 0 1 0 0 0 1 　 2 3.状态图(低电平表示灯灭，高电平表示灯亮) 4.顶层设计图 如图所示，交通灯控制器主要分为三个模块，交通灯状态控制，交通灯显示和倒计时。交通灯状态控制模块：接受频率为1Hz的时钟信号，根据该信号进行处理，对交通灯显示和倒计时模块给出相应的状态编号(12个状态)。交通灯显示模块：通过相应的状态设置两组交通灯的亮灭。倒计时模块：通过相应的状态确定倒计时的基数及显示。
十字路口交通灯FPGA代码
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这个是十字路口的交通灯代码可以适当改写为T字形的代码。代码完全能在板子上运行和仿真模拟。是本人多次改写最后上交大大作业。
基于FPGA的交通灯控制器
06-13
设计任务 （一）有一条主干道和一条支干道的汇合点形成十字交叉路口，主干道为东西向，支干道为南北向。为确保车辆安全，迅速地通行，在交叉道口的每个入口处设置了红，绿，黄3色信号灯。 （二）要求： （1）主干道绿灯亮时，支干道红灯亮，反之亦然，两者交替允许通行，主干道每次放行55s，支干道每次放行25s。每次由绿灯变为红灯的过程中，黄灯亮5s作为过渡。 （2）能实现正常的倒计时显示功能。 （3）能实现总体清零功能：计数器由初始状态开始计数，对应状态的指示灯亮。 （4）能实现特殊状态的功能显示：进入特殊状态时，东西、南北路口均显示红灯状态。 Verilog HDL作为一种规范的硬件描述语言,被广泛应用于电路的设计中。利用Verilog的设计描述可被不同的工具（包括验证仿真、时序分析、测试分析以及综合）所支持,可用不同器件来实现。而可编程器件的广泛应用，为数字系统的设计带来了极大的灵活性。由于可编程器件可以通过软件编程对硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样快捷方便。 本文用Verilog HDL设计了一个交通灯控制系统，主干道交通灯按绿－黄－红变化，支干道交通灯按红－绿－黄变化。设计采用了自顶向下的设计方法，首先根据功能将电路分为div(包括div1和div2)、counter、controller、Fenwei(包括Fenwei1和Fenwei2)、demx模块，然后针对每个模块进行开发。利用QuartusII6.0中的仿真工具对每个模块进行仿真，保证功能正确。在此基础上，将所有模块连接起来，形成完整的设计，并用QuartusII6.0中的仿真工具再次仿真。仿真结果表明功能正确，符合设计要求。最后利用QuartusII6.0将程序下载到Altera FPGA芯片EP1C3T144C8中，实际结果表明电路工作正常，满足了设计要求。
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