weixin_44441367的博客

1、创建工程2、创建block design3、添加自定义ip的路径，以便在block design中调用4、在block design中添加各个ip(vivado自带)5、配置GPIO，并自动连线，优化路径6、添加自定义ip,并连线7、生成HDL wrapper、综合、生成bit流8、生成.tcl文件9、将此路径下的.bit文件复制出来，并重命名，与.tcl名字要一致10、登陆jupyter,创建一个文件夹，将.bit、.tcl文件上传至pynq端，创建python文件

1、创建工程2、编写design source文件，保存并仿真3、进入该工程路径，创建一个ip文件夹，并将.v文件复制到该文件夹4、进入创建IP的向导5、6、选择步骤3创建的文件夹7、IP创建完成！！！！！...

1、用board file pynq-z2创建工程2、创建zynq IP3、加入两个AXI GPIO IP，并进行设置3.1一个IP作为4个PL端的led输出3.2另一个IP作为PL端的1位button输入4、点击自动连接重新布线5、配置zynq ip,加入中断端口，并连接button的中断6、再次点击两个ip,将板子接口改为自定义，并重新进行ip配置，参照步骤37、修改端口名字，并保存设计8、生成HDL wrapper9、编写约束文件，进行引脚分配，4个LED p

转载：https://blog.csdn.net/Mculover666/article/details/83033918

1、生成ILA IP2、首先修改ip名字，其次确定探针数量3、修改探针的位宽4、生成ila的输出文件，修改cpu核心数5、打开ila的层级关系6、打开ila.v文件，找到ila模块7、对ila进行例化，并保存，同时source窗口会自动更新层级关系（updating）8、生成bit文件9、成功生成bit文件10、下载到开发板11、点击运行触发器12、点击运行触发器。黄框代表触发器的状态13、添加探针14、选择触发条件、进制、值...

1、创建工程2、创建编写.v文件（design source）3、仿真4、综合5、生成bit文件6、下载到板子上end…

Quartus II 13.0与modelsim的联合仿真！1、创建工程，进行工程配置2、写Verilog代码，以及testbench3、Tools —> Options —> EDA Tools Options，选择modelsim的安装路径4、Assigments —> Settings —> Simulation第三步导入testbench步骤:5...