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RSS订阅原创 液晶屏pattern detect原理解析
TCON 对系统板传过来的信号进行侦测，如果发现预先定义好的特征pattern，则T-CON输出特定的H2DOT、POL、POLC、等信号改变反转方式，从而改变液晶应有的极性，避免不良的产生，或者提高显示性能。lcd交流驱动功产生的问题，TFT-LCD通常采用交流驱动，但在一些特定的pattern下，由于漏电流、耦合电容等原因，会发生crosstalk greenish flicker等不良。flicker 原因：耦合电容导致vcom偏移、vcom偏移导致液晶正极性和负极性时，驱动电压不匹配。
2023-09-06 16:09:19
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原创 python基本使用记录，实现一些基本的数据操作
需求背景：公司模拟小组提取的批量数据让数字这边帮忙用创建环境进行验证过程如下：常见方式是利用文件读写操作#!/usr/bin/env python3import osimport sysimport argparseimport reimport ioimport codes#---------------------------------------------------------#extract active data //////////#---------------
2022-05-05 16:54:41
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原创 FPGA板卡选型步骤
1.逻辑资源量问题估算logic cell = ~15 asic gate2.接口问题2.1自定义接口数量多少的问题开发板设计供用户使用的数量2.2接口速率的问题fpga芯片接口逻辑serdes 支持的速率，以及板卡连接器的制作都是影响使用速率的原因gtp gtx gth连接器制作速率的问题米联客 fep cep hep官网采用fmc接口一般米联客支持的高速接插件：FACE-ZU板卡选用标准FMC接口，最高速率支持10Gb/s，后期方便扩展；..
2021-10-19 10:15:52
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原创 个人配置设置
服务器个人账户偏好设置：服务器环境配置文件.cshrc1.alias cd ‘cd !* ; ls ;set prompt="/bin/pwd>"’效果 cd 可以有层次效果gvim 偏好设置" An example for a vimrc file."" Maintainer: Bram Moolenaar Bram@vim.org" Last change: 2002 Sep 19"" To use it, copy it to" for Unix and OS/2
2021-02-10 13:02:29
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原创 数字设计常用手法
1.在很多的接口时序中，在进行设计时可利用的时钟是有限制的并不是一直有时钟存在的，在设计执行操作中必须要在最后一个时钟前完成所有的操作。举个栗子：spi接口传输数据时，其sck，mosi，miso，cs四线，其中只有在有数据时才会有sck，当我们在使用sck进行逻辑操作时，使用其进行时序逻辑设计时，最后一个数据在数据发送完，时序逻辑没有时钟存在完成这个操作，所以要在sck的最后一个时钟上升沿时完成数据操作及存储写入......
2020-12-17 09:28:19
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原创 VCS使用记录
一般公司都会搭建好仿真环境，用vcs进行仿真，verdi进行波形查看及代码debug。在创建仿真环境时：写makefile 脚本进行仿真如上即makefile脚本。为了规范化文件分类，目录层次如下
2020-09-02 11:31:26
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原创 关于时序约束个人理解
先抄下思考源，菜鸟花了半天多时间想大神写的博客：IO约束IO的约束主要是指input_delay与output_delay这两种，编译软件（ISE/Quartus）是个很强大而又很傻的工具，在设计的时候，你务必要告诉他在FPGA外部的信号时序关系，他才能够知道怎么去优化内部的时序，以满足时序设计要求。Set Input_delay从输入来看，无非有以下两种情况：SDR与DDR。SDR是指，数据只在时钟的上升沿更新，而DDR是时钟的上升沿与下降沿都会更新。按照时钟与数据对齐方式来划分，又可以分为沿对
2020-07-22 19:08:31
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原创 记altera ddr3 controller ip配置调试
配置ip参数要按照ddr的datasheet来配置仿真环境先读懂示例工程的仿真环境直接copy ddr的test memory module要写自己的avalon data_wr_ad控制模块再写testbeach
2020-06-01 15:48:27
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原创 flash usb串口线的固化sof
原理需要借助默认的default_tr4.sof串通整个环境，然后借助他的环境去下载其他的flash详细命令行：1.cd …到目标工程目录2.输入以下指令将要下载的.sof translate .flashsof2flash --input= <your_name>.sof --output=<your_name>.flash --offset=0x00020000 --pfl–optionbit=0x18000 --programmingmode=FPP若有软件固件el
2020-05-12 10:03:58
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原创 linux虚拟机安装一系列问题
./install.linux 提示error：no such file or directory解决办法：install.linux是运行文件，无法运行则是却少组件安装环境输入：yum install glibc.i686 安装组件，就可以执行这个运行脚本了安装过程出现32位程序安装在64位虚拟机上，需要安装一个32环境组件；提示如下：unsatisfiedLinkError:...
2019-12-10 15:28:26
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转载 FPGA时序分析—vivado篇
https://blog.csdn.net/wenjia7803/article/details/93414131
2019-07-11 18:18:19
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转载 FPGA基础知识6(FPGA时钟系统及多时钟系统处理)
https://blog.csdn.net/Times_poem/article/details/51757227
2019-07-08 18:18:57
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转载 fpga流程的物理含义
reference：http://www.dzsc.com/data/2015-3-16/108011.html要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同样，我们学习FPGA开发数字系统这个技术，先撇开使用这个技术的基础编程语言的具体语法、使用工具和使用技巧不谈，咱先来弄清楚FPGA的开发流程是什么。FPGA的开发流...
2019-07-02 11:01:28
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转载 FPGA设计-时序约束（精）
https://blog.csdn.net/u012176730/article/details/54412323文章真的棒！
2019-06-27 16:33:52
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转载 接口知识大全（含实物图40种）
https://blog.csdn.net/weixin_42229404/article/details/81209266GPIO和各种接口的关系GPIO 通用输入输出I/O通用的输入输出I/O 通过硬件逻辑转化使其变为各种功能的串口/接口其中的SCL/SDA的接口I/O和通用的GPIO工作复用方式很不同，所以在做扩展的时候一般单独将SCL/SDA的这个接口功能给独立出来直接形成功能特定...
2019-06-26 16:04:27
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转载 同步时序电路和异步时序电路
同步时序电路与异步时序电路的区别：同步：所有触发器共用一个触发信号源CP，异步：所有触发器没有共用一个CP源，同步：优点，所有触发器的状态同时刷新，信号延迟时间短，缺点：结构复杂异步：优点，结构简单，缺点，触发器状态刷新不同步，信号延迟可能会累积从而出现状态异常。简而言之：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信...
2019-06-18 10:06:10
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转载 如何写约束来使得触发器满足set time 和hold time
https://blog.csdn.net/cuiweitju/article/details/38177949自己编写SDC文件进行约束。setup violation主要就是设法剪掉critical path的delay，要么pipeline（流水线分一下），要么retiming，要么把combination往前后级挪一挪。hold time violationhold time v...
2019-06-17 17:59:17
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转载 解决虚拟机联网问题
http://baijiahao.baidu.com/s?id=1597809303775176940&wfr=spider&for=pc
2019-05-17 17:01:25
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转载 TTL和CMOS解析
1，TTL电平：输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。2，CMOS电平：1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。3，电平转换电路：因为TTL和COMS的高低电平的值不一样（t...
2019-04-19 11:18:02
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原创 关于CMOS和TTL的DC参数
先介绍名词：VOH 表示逻辑输出为1时，最小驱动电压值VOL 表示逻辑输出为0时，最大驱动电压值IOH 表示器件输出逻辑 1 时输出管脚上的负载电流 （为拉电流）IOL 表示器件输出逻辑 0 时输出管脚上的负载电流（为灌电流）VIH 表示逻辑输出为1时，最小驱动电压值VIL 表示逻辑输出为1时，最小驱动电压值IIH...
2019-04-19 11:08:26
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转载 altera类比xilinx
本人用过cyclone和spartan系列的FPGA，现就开发工具及开发流程对这两家FPGA进行对比。[神马] 一、 开发工具Altera的开发工具有Quartus II 、Sopc builder、Nios II、signal tap II、DSP Builder；Xilinx的开发工具有ISE、EDK、SDK、ChipScope 、System Generator；Quartus II相对于I...
2019-04-09 17:11:42
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转载 技能清单
刚毕业的时候，我年少轻狂，以为自己已经可以独当一面，庙堂之上所学已经足以应付业界需要。然而在后来的工作过程中，我认识了很多牛人，也从他们身上学到了很多，从中总结了一个IC设计工程师需要具备的知识架构，想跟大家分享一下。I. 技能清单作为一个真正合格的数字IC设计工程师，你永远都需要去不断学习更加先进的知识和技术。因此，这里列出来的技能永远都不会是完整的。我尽量每年都对这个列表进行一次更新。如果...
2019-04-09 14:01:23
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转载 IC设计前端到后端的流程和EDA工具
IC前端设计（逻辑设计）和后端设计（物理设计）的区分：以设计是否与工艺有关来区分二者；从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。前端设计的流程及使用的EDA工具如下：1、架构的设计与验证：按照要求，对整体的设计划分模块。架构模型的仿真可以使用Synopsys公司的CoCentric软件，它是基于System C的仿真工具。2、HDL设计输入：设计输入方法有：HDL语言（...
2019-04-08 18:08:05
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转载 modelsim单独仿真vivado IP
http://www.cnblogs.com/ninghechuan/p/8305925.html写的超详细，点赞
2019-03-06 11:06:09
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原创 modelsim 流文件处理
modelsim自动添加来自不同路径下的源文件以及激励文件创建一个文件流文件，里面写好路径。使用vlog -f **.f 指令来操作配合.do文件，将此条指令写入.do文件...
2019-03-04 17:22:40
316
转载 modelsim添加vivado仿真库的方法
https://blog.csdn.net/gooyin/article/details/82769643
2019-02-28 11:22:36
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转载 AD Designer封装原理库引脚电气类型
引脚可供设置的电气特性有以下八种：input 输入型。作为输入引脚使用i/o 双向型。既可作为输入，又可作为输出引脚。output 输出型。作为输出引脚使用open collec...
2019-02-20 10:44:40
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原创 使用CSDN-markdown编辑器
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Ma...
2019-02-19 09:46:40
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