Chirp-Z变换 Vivado-Verilog实现

怪都督

已于 2023-04-03 18:33:53 修改

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分类专栏： FPGA 笔记文章标签： FPGA CZT MATLAB Chirp-Z

于 2023-04-03 17:34:19 首次发布

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Chirp-Z变换原理
软件版本：Vivado 2018.3
使用到的IP核版本：Complex Multiplier(6.0)、Fast Fourier Transform(9.1)、Block Memory Generator(8.4)。

实现步骤

选择一个最小整数 $L$ ，使其满足 $L\ge N+M-1$ ，同时 $L=2^m$ ；
求 $h (n)$ 的主值序列 $\hat h(n)$ ，并计算DFT；
$\hat h(n)=\left\{\begin{array}{ll} W^{-\frac{n^2}{2}} & 0\le n \le M-1 \\ \text{任意值} & N \le n \le L-1 \\ W^{-\frac{(n-L)^2}{2}} & L-N+1\le n \le L-1 \end{array}\right.$
$H(k)=DFT[\hat h(n)],\ \ L点$
对 $x (n)$ 加权、补零，并计算DFT；
$g(n)=\left\{\begin{array}{ll} x(n)A^{-n}W^{\frac{n^2}{2}} & 0\le n \le N-1 \\ 0 & N \le n \le L-1 \end{array}\right.$
$G(k)=DFT[g(n)],\ \ L点$
$Y(k)=G(k)H(k),\ \ L点$ ；
$y(n)=IDFT[Y(k)],\ \ L点$ ；
$X(z_k)=W^{\frac{k^2}{2}}y(k),\ \ 0 \le k \le M-1$ 。

实现框图

在这里插入图片描述

Schematic

在这里插入图片描述

仿真结果

Vivado

输入 $x (n)$ 共512点，采用16bit量化，输出 $X (k)$ 共512点，为16bit量化。
三个ROM中的COE文件采用16bit二进制补码格式。FFT IP核采用1024点，16bit配置。
注意：FFT IP核中正变换缩放系数为2048，逆变换不缩放。
在这里插入图片描述
输出Chirp-Z变换结果的实部和虚部。