【手撕代码真题1】位宽转换

最新推荐文章于 2024-05-23 16:00:12 发布
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分类专栏： Verilog_Design 文章标签： fpga开发
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位宽转换

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分析：将输入3-bit数据信号转为5-bit数据信号输出，当输入为5个3-bit信号时，输出恰好为3个5-bit信号。所有需要用一个计数器cnt来计数输入信号的个数，做0-4循环计数，当计数值为1,3,4时输出5-bit信号。此外，必须有一个寄存器用来缓存数据，缓存器的位宽至少应为4。

  • verilog代码

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  • 仿真结果
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日拱半卒
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PET 青少版 官方真题 1
12-29
PDF 格式电子书，剑桥通用五级考试 PET 青少版 官方真题 1。
数字IC手撕代码-数据位宽转换器（宽-窄，窄-宽转换）
qq_57502075的博客
10-01 2017
数据位宽转换器，一般常用于模块接口处，比如一个电路模块的输出数据位宽大于另一个模块的输入数据位宽，此时就需要进行数据位宽转换。比如SATA控制器中，内部数据位宽为32bit，但外部物理收发器PHY的接口通常为16bit，或者8bit，在不使用FIFO进行缓存的情况下，可以使用数据位宽转换器，在clk2的上升沿，我们读入32bit数据，在clk2x的上升沿我们输出16bit数据，由于clk1的频率是clk2的两倍，我们假设一个原时钟clk1，通过二分频，把原时钟变为时钟clk2，
数字IC手撕代码-XX公司笔试真题（串并转换控制）
qq_57502075的博客
11-17 1012
将数据进行串转并处理,输入 3780 个串行比特,每个数据占一个时钟周期,输入共占 3780 个时钟,要求并行输出 63 个 bit,共 60 个时钟输出完.其时序示意图如下: 第 1 个时钟并行输出 0,60,…,3720，做为 bus 整体输出 第 2 个时钟并行输出 1,61,…3721 第 60 个时钟并行输出 59,119,…3779 注意每次并行输出仅占一个时钟周期,60 个时钟周期便输出完. 输出与输入的相对时延关系任意即可。
数字IC手撕代码-同步FIFO
qq_57502075的博客
12-05 1541
在设计系统时，会包含工作在不同时钟频率下的元件，例如处理器和外设。数据在这些元件之间传输时先进先出（FIFO first in first out）阵列起到了重要作用。FIFO是用于对在通信总线上传输的数据进行排列的简单存储结构。 因此，FIFO常用来传输跨不同时钟域的数据。 本节介绍简单的同步FIFO架构，读写使用同样的时钟，为我们后续写异步FIFO（读写时钟非同源）做铺垫。
数字IC手撕代码-平头哥技术终面手撕真题
qq_57502075的博客
10-02 2584
平头哥的手撕代码很有意思，平头哥技术终面手撕真题，题目描述如下：输入clk,每个时钟输入1比特的data_in,然后进来之后的序列是每次左移，也就是如果第一个时钟data_in=1,第二个时钟datain=0,第三个时钟data_in=1;则data_temp=101;然后data_out是在data_temp可以整除3的时候，输出1，其他时刻输出0；这道题乍一看，好像是什么移位寄存器的题，似乎不难；但实有点难度，涉及到一些数学的推导，下面我们来分析一下。首先，要声明的一点，这道题只能用写，为什么？
数字IC手撕代码-泰凌微笔试真题
qq_57502075的博客
10-02 1241
以上是泰凌微公司的笔试真题，手撕一个代码，题目描述如下：假设每个clock cycle输入是一个3-bit数据信号，现在需要按次序整形成5-bit数据信号输出，并给出valid信号。其中LSB First，请用Verilog/VHDL给出代码。该题目，仔细阅读就会发现，序列都是同一条序列，分割方式不同；说白了其实就是一个位宽转换题，然后加握手信号。实现一个含握手的3-5bit的位宽转换模块。这个题目，华子也考过类似的，或者说很多公司爱考这玩意。下面解释下，题目中出现的概念。
【校招Verilog手撕代码】VL9、位宽转换器理论（窄到宽、宽到窄）
悟已往之不谏 知来者之可追
08-17 641
【校招Verilog手撕代码】VL9、位宽转换器理论（窄到宽、宽到窄）
【校招Verilog手撕代码】（真题）VL14、窄到宽位宽转换实例（串转并）（12bit转16bit，小端模式）（8bit转12bit）（8bit转16bit）（24bit转128bit）
悟已往之不谏 知来者之可追
08-22 764
【校招Verilog手撕代码】VL14、位宽转换（12bit到16bit，小端模式）
数字IC手撕代码-兆易创新笔试真题
qq_57502075的博客
10-02 1397
这样做的原理其实就是延长pulse的宽度，让pulse能够被clk采样，接着再利用双边沿检测的方法（打两拍取异或，edge_dect = Q2 ^ Q3）得到clk域的pulse，再对其进行计数即可。现有一时钟周期为20ns的时钟，他们的关系如下图所示，请写出计算该脉冲个数的verilog代码。ps：如果有人有更好的方案相邻1ns的两个5ns pulse都能检测到的话，可以在评论区讲解自己的方法。约束：这种方法使用的前提是相邻两个pulse之间的距离要大于clk一个时钟周期，否则会出现漏采样的现象。
数字IC手撕代码-串转并、并转串
qq_57502075的博客
09-29 2180
串转并的使用环境非常多，在接口处用到最多，在某些模块的输入仅允许串行输入时，而总线上的数时并行的，那就需要通过串并转换，把并行的数据转换成串行的数据，包括在输出的时候，需要把串行的数据转换成并行的数据，才能送到总线中，使用方法都是用一个计数器来计数实现。由此我们就实现了串并转换，其中valid信号表示有效信号，当输入有效的时候，输入的valid信号就拉高，输出有效的时候，输出valid就拉高，这有利于我们看波形，同时也有利于模块和外部通信。
c++期末考试真题(1).doc
11-15
c++期末考试真题(1).doc
托福历年考试真题1.pdf
10-26
托福历年考试真题1.pdf
2020考研数学1真题
03-04
2020考研数学1真题
华为真题及代码20200903.txt
09-03
本人参加华为笔试，时间两个小时没来得及调试，结束后总结了本次的题目并给出了可行性的python代码，此为华为真题，一共三道题，目前给出出两题的代码。希望对于进华为的小伙伴有帮助。
LVDS与IDELAY
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Y__Yshans的博客
05-23 715
摘要：LVDS（Low-Voltage Differential Signaling）低电压差分信号，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术；LVDS会被经常使用到，使用的过程中难免会碰到时序问题，需要借助IDELAY进行简单的时序调整；我在使用4*4lane LVDS传输数据时碰到了很多问题，本篇文章作为记录；
【Xilinx】常用的全局时钟资源相关Xilinx器件原语
sqqwm的专栏
05-20 890
【Xilinx】常用的全局时钟资源相关Xilinx器件原语：IBUFG、IBUFGDS、OBUFGDS 和 IBUFDS、OBUFDS、BUFG、BUFGP、BUFGCE、IBUFDS_GTXE1
7 Series FPGAs Integrated Block for PCI Express IP核 Advanced模式配置详解（一）
u011565038的博客
05-23 1571
"7 Series FPGAs Integrated Block for PCI Express IP核" 是Xilinx公司7系列FPGA中集成的PCI Express (PCIe) IP核模块。这个IP核模块是一个可扩展的、高带宽的、可靠的串行互联构建块，用于与Xilinx的Zynq®-7000 SoC和7系列FPGA配合使用。advanced 模式提供了更多配置选项、更复杂功能和更高级的设置。
基于DE2-115的Nios V工程—数码管显示
weixin_47841246的博客
05-20 677
添加自定义IP组件，设计基于Nios V的软件工程，控制DE2-115开发板上的8个七段数码管循环显示十六进制数0~F。
2023华为od面试手撕代码真题
12-05
2023华为OD面试手撕代码真题要求应聘者在面试中进行实时编程，展示自己的编程能力。通常会要求应聘者在给定的时间内，根据题目要求，用编程语言手写代码解决一个具体的问题。 在2023华为OD面试中，手撕代码真题可能...

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