Verilog_Design
文章平均质量分 50
日拱半卒
这个作者很懒,什么都没留下…
展开
-
【手撕代码真题3】单比特跨时钟
由于本题并没有说明是快时钟到慢时钟还是慢时钟到快时钟,因此可以采用通用的处理方法——原创 2023-08-14 15:11:19 · 34 阅读 · 0 评论 -
【手撕代码真题6】仲裁器
可见,优先级是不断变化的且收到上一次仲裁结果grant的影响。原创 2023-08-19 08:53:49 · 148 阅读 · 0 评论 -
【手撕代码真题1】位宽转换
将输入3-bit数据信号转为5-bit数据信号输出,当输入为5个3-bit信号时,输出恰好为3个5-bit信号。所有需要用一个计数器cnt来计数输入信号的个数,做0-4循环计数,当计数值为1,3,4时输出5-bit信号。此外,必须有一个寄存器用来缓存数据,原创 2023-08-18 22:35:24 · 94 阅读 · 0 评论 -
【手撕代码真题5】斐波那契数列
【代码】【手撕代码真题5】斐波那契数列。原创 2023-08-16 10:48:42 · 81 阅读 · 0 评论 -
【手撕代码真题4】循环输出固定数据
01233210flagflag==0flag==1cnt==0cnt==1verilog代码仿真结果。原创 2023-08-16 10:48:15 · 82 阅读 · 0 评论 -
【手撕代码真题2】数据流最大值
已知一段数据流 data_in 输入,在 datain_en 为高时有效时,请将这段数据流的最大次大值选出,在一段 datain_en结束之后给出相应的结果max,submax 和结果使能dataout_en。:在输入数据data_in至少为两个时,dataout_en才能拉高,用一个计数器来计数。原创 2023-08-10 11:14:53 · 47 阅读 · 0 评论 -
【13】握手处理
【代码】【13】握手处理。原创 2023-08-08 23:11:42 · 35 阅读 · 0 评论 -
【12】序列生成器
序列生成器要求:循环产生固定序列001011分析:用一个6bit寄存器来缓存该循环序列001011,然后不断向左移位,取其高位作为输出数据,当该寄存器移位到100000时将其置为001011即可。verilog代码仿真结果原创 2023-08-04 11:46:07 · 38 阅读 · 0 评论 -
【11】位宽转换
实现数据位宽转换电路,实现8bit数据输入转换为16bit数据输出。其中,先到的8bit数据应置于输出16bit的高8位。电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性,valid_out用来指示数据输出data_out的有效性;clk是时钟信号;rst_n是异步复位信号。:根据valid_in信号先将输入的8bit data_in暂存到data_tmp中,再使用一个计数器cnt来指示何时data_out有效(原创 2023-07-26 22:42:08 · 257 阅读 · 0 评论 -
【10】模3检测
检测输入序列为3的倍数原创 2023-07-24 23:17:33 · 76 阅读 · 0 评论 -
【综合_自动贩售机】
【综合_自动贩售机】原创 2023-07-08 15:29:04 · 108 阅读 · 0 评论 -
【综合_交通灯】
【综合_交通灯】原创 2023-07-08 11:16:05 · 22 阅读 · 0 评论 -
【9】RAM
单端口和双端口RAM原创 2023-07-13 19:00:39 · 68 阅读 · 0 评论 -
【8】串并转换
串并转换原创 2023-06-30 19:28:49 · 371 阅读 · 0 评论 -
【7】同步FIFO
同步FIFO原创 2023-07-22 15:11:36 · 28 阅读 · 0 评论 -
【6】分频器
分频器原创 2023-06-27 16:26:01 · 72 阅读 · 1 评论 -
【5】乘法器
乘法器原创 2023-06-27 16:23:11 · 92 阅读 · 1 评论 -
【4】除法器
除法器原创 2023-06-27 16:24:12 · 76 阅读 · 1 评论 -
【3】加法器
加法器原创 2023-06-27 16:22:55 · 86 阅读 · 1 评论 -
【2】序列检测
序列检测原创 2023-06-15 23:34:43 · 91 阅读 · 1 评论 -
【1】边沿检测
边沿检测Verilog原创 2022-12-05 12:22:24 · 223 阅读 · 0 评论