FPGA
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神呐我在干嘛
东大村男子职业技术学院通信专业博士在读
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Verilog语言要素 数据类型
Verilog语言要素 数据类型verilog的四种逻辑状态整数及其表示实数及其表示数据类型连线型寄存器型存储器型(RAM)抽象数据类型verilog的四种逻辑状态状态含义0低电平,逻辑01高电平,逻辑1x或X不确定或未知的逻辑状态z或Z高阻态其中X如:一个非门有两个输入时Z如:存储器的片选信号为未被选中时整数及其表示+/- <size>’<base_format><number>数制基数符号合法原创 2020-11-03 22:58:48 · 1266 阅读 · 1 评论 -
区分verilog中的设计和验证语言
verilog中的设计和验证语言设计过程中--程序设计语言(可综合的语言)测试验证--验证语言(不可综合的语言)设计过程中–程序设计语言(可综合的语言)只有30%的代码可用于设计——可产生电路测试验证–验证语言(不可综合的语言)另外70%的代码——用于工程仿真,不可用于设计学习过程中,将设计和测试验证语言分开学习。...原创 2020-11-03 16:45:47 · 333 阅读 · 0 评论 -
Verilog语法规则
Verilog语法规则模块声明类参数定义信号类型多语句定义比较判断和分支判断任务定义连续赋值always模块赋值符号:=和<=(小等号)模块声明类module at7(<端口信号列表>...)<逻辑代码>endmoduleFPGA中常常定义各种模块,不同模块之间有接口,类似C语言中的不同函数,有不同的输入输出变量。参数定义parameter用于申明一些常量,便于模块的移植或升级时的修改。信号类型wire:不同寄存器之间的连线reg:一个寄存器,可以进行赋值原创 2020-10-28 15:11:22 · 1257 阅读 · 0 评论 -
FPGA基本概念
FPGA概念和性能FPGA(现场可编程逻辑阵列),是可反复编程的数字电路。ASIC是专用集成电路,一旦设定完成就无法更改功能和性能。FPGA适用于小批量、定制化、实时性要求高的应用。峰值性能:FPGA<GPU灵活性:FPGA>>GPU功耗:GPU>>FPGAFPGA设计语言Verilog与VHDLVHDL语法严谨Verilog语法相对自由,类似C语言FPGA厂商Intel和Xilinx...原创 2020-10-23 16:24:20 · 1044 阅读 · 0 评论 -
组合电路设计、时序电路设计
组合电路设计、时序电路设计组合电路设计数字编码器时序电路设计组合电路设计数字编码器8-3编码器:任何时刻只有一个输入有效。module code_8to3(F,I);output[2:0] F;input[7:0] I;reg[2:0] F;always@(I)case(I) 8'b00000001:F=3'b000; 8'b00000010:F=3'b001; 8'b00000100:F=3'b010; 8'b00001000:F=3'b011; 8'b0001000原创 2021-07-29 16:40:44 · 333 阅读 · 0 评论 -
Verilog语言设计思想和可综合特性
语言设计思想和可综合特性、组合电路设计Verilog语言设计思想和可综合特性Verilog HDL组合电路设计Verilog语言设计思想和可综合特性8bit计数器:module counter(count,clk,reset)output count;input clk,reset;reg[7:0] count;reg out;always @(posedge clk)if (!reset) count<=0;else if(count==8'b11111111) count<原创 2021-07-25 10:46:57 · 361 阅读 · 0 评论 -
Verilog结构化建模
将来自于不同设计组件的电路合在一起,组成一个更高级的电路。根据所调用子模块的不同抽象级别,可以将模块的结构描述方式分成如下三类:模块级建模:调用用户设计生成的低级子模块对硬件电路结构进行说明。模块由低级模块的实例组成门级建模:调用Verilog内部的基本门级元件对硬件电路结构进行说明。模块由基本门级元件的实例组成开关级建模:调用Verilog内部的基本开关元件对硬件电路的结构进行说明。模块由基本开关级元件的实例组成(Verilog区别于VHDL的重要特点)模块级建模模块调用方式modu.原创 2021-07-23 17:29:29 · 1346 阅读 · 1 评论 -
Verilog行为级建模
Verilog行为级建模过程语句initial语句always语句语句块begin-endfork-join硬件描述语言对于电路设计的语句中最主要的就是进行行为级建模。行为级建模归结起来只有三条语句:赋值语句、条件语句和循环语句。而循环语句不作为行为级建模的主要语句,因此主要只有赋值语句和条件表达式语句。 类别 语句 可综合性 过程语句 initial always √ 语句块原创 2021-07-18 15:54:59 · 798 阅读 · 0 评论 -
Verilog数据流建模
数据流建模连续赋值语句目标类型显式连续赋值语句(建议使用)隐式连续赋值语句在电路设计过程中,Verilog HDL有三种设计方式:数据流建模、行为级建模、结构型建模。更多采用的是数据流建模和行为级建模。数据流建模就是:连续赋值语句+上一节讲的运算符连续赋值语句目标类型线网类型。标量类型,如 wire a,b;向量类型,如 wire [3:0] a,b;显式连续赋值语句(建议使用)信号定义和assign语句分成两条。<net_declaration><rang原创 2021-02-05 19:56:13 · 896 阅读 · 0 评论 -
Verilog运算符和表达式及模块
Verilog运算符和表达式及模块运算符和表达式算数操作符关系操作符相等关系操作符逻辑运算符按位操作符归约操作符移位操作符(不常用)条件运算符连接和复制运算符(可代替移位运算符)模块的基本概念运算符和表达式C语言中也有很多运算符,Verilog HDL中的运算符形式和C语言基本相同,但其作用却是非常重大的,代表着电路。算数操作符加、减法:都使用加法电路,减法就是加了一个负数乘法:直接用符号即可使用乘法电路除法、取模:EDA工具支持的不好,但是如果在其工艺库中有除法和取模运算电路就可以用符号原创 2021-02-04 20:02:16 · 1415 阅读 · 0 评论