Verilog语言要素数据类型

最新推荐文章于 2024-05-10 23:13:08 发布

神呐我在干嘛

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分类专栏： FPGA

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其中X如：一个非门有两个输入时
Z如：存储器的片选信号为未被选中时

+/- <size>’<base_format><number>

size一定要写！
例：
8’b10001101
8’ha6
4’b1x_01 //4位二进制数1x01，x为不确定位，利用_来分隔数字增强可读性
错误表示：
4’d-4 //应为-4’d4
3’ b001 //'和b之间不能有空格
(4+4)'b11 //位宽不能是表达式

硬件设计语言中无实数。
实数可以用于测试仿真。

对实数采用以下两种表示方式可以将实数转化为整数：
定点表示：约定小数点位置就在那里
浮点表示：将小数点的位置用二进制数表示出来

以电流指标来衡量电路的能力，根据对电流的驱动强度不同，连线类型的数据分为如下等级：

连线型数据类型主要有：

wire/tri	0	1	x	z
0	0	x	x	0
1	x	1	x	1
x	x	x	x	x
z	0	1	x	z

连线型变量的声明：
<连线型数据类型><驱动强度><信号线位宽（默认1根线）><延迟><信号列表>
如：
tri [7:0] tribus;
trieg(large) storeline;

组合电路：只有连线型变量
时序电路：有寄存器型变量

reg型：
reg a;（默认位宽为1,1根线）
reg[3:0] b; //代表有4根信号线的reg型变量b
reg[8:1]c,d,e; //定义了三个名称分别为c，d，e的8位reg型变量
寄存器型变量的声明：
reg<位宽><信号列表>
如：
reg [7:0] regb;

存储器型变量的声明：
reg<range1><存储器名称><range2>
range1：数据位宽
range2：存储深度，即地址范围
如：
reg[7:0] mem1[255:0]; //定义了一个数据位宽为8位，存储深度为256的存储器mem1

包括整型（integer），时间型（time），实型（real），参数型（parameter）。（是保留关键字）

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