weixin_44877786的博客

校验和计算

1、配置文件选择不同的配置文件格式有不同的应用场景，这里选择bin文件作为配置文件。2、FPGA启动流程3、SelectMAP时序4、端口定义

PS 时钟子系统生成的所有时钟都来自三个可编程 PLL 之一：CPU、DDR 和 I/O。正常模式下，PLL被启用，并由PS_CLK时钟管脚驱动。在Bypss模式中，

PS 基于 Arm 架构，利用两个 Cortex-A9 处理器 (CPU) 和 GIC pl390 中断控制器。中断分类：私有外设中断（PPI）、软件生成中断（SGI）、共享外设中断（SPI）。1、私有外设中断（PPI）每个CPU都有一组私有外设中断，包括全局定时器、私有看门狗定时器、私有定时器和来自PL的FIQ/IRQ。私有定时器的时钟频率为 CPU 时钟频率的一半。2、软件生成中断（SGI）每个 CPU 都可以使用软件生成中断中断自身、另一...

1、简介 在Zynq MIO和EMIO中，介绍了用EMIO能实现PS 端与 PL 端的交互；但是PS 与 PL 最主要 的连接方式则是AXI接口。2、PL端AXI相关的软核在IP搜索栏中输入‘AXI’，可以看到Vivado中已经集成了很多AXI相关的软核，这些软核可直接连接PS端的AXI总线，用户可根据需求直接调用。下面举例说明。3、AXI GPIO IPAXI GPIO IP 核为 AXI 接口提供了一个通用的输入/输...

1、MIO/EMIO简介ZYNQ 分为 PS 和 PL 两部分，那么器件的引脚（Pin）资源同样也分成了两部分。ZYNQ PS 中的外设可以通过 MIO（Multiuse I/O，多用输入/输出）模块连接到 PS 端的引脚上，也可以通过 EMIO 连接到 PL 端的引脚。Zynq-7000 系列芯片一般有 54 个 MIO、64个EMIO。2、MIO管脚约束如上图，MIO包含在PS的FIXED_IO中，在生成输出文件的时候，Vivado工具会自动创...

1、地址映射图1 Zynq地址映射当PS作为从机时，地址分配在0010_0000~3FFFFFFF;当PS作为主机使用M_AXI_GP0时，地址分配在4000_0000~7FFFFFFF;当PS作为主机使用M_AXI_GP1时，地址分配在8000_0000~BFFFFFFF。2、例：PS作为主机调用M_AXI_GP0的地址分配3、例：PS作为主机调用AXI_GPIO的地址分配...

问题描述：在Zynq调试中，使用SDK进行软核开发时，调用了math.h头文件中的函数sin、cos等，即使在程序中添加了头文件，仍然报错。原因SDK默认情况下没有链接该库，需手动连接。解决方案：右键工程选择“c/c++ Build Setting”->在“ARM v7 gcc linker”下面的libraries中添加库文件，在右侧点击add，输入‘m’后保存退出。...

1、开发步骤第一步：新建IP核并进行参数设置；第二步：将IP示例工程中的相应“.v文件”加入项目工程；第三步：修改示例代码。①对发送数据模块和接收数据模块按照需求进行修改；②编写同步模块、稳定性检测模块；③根据rx_los信号对RX复位状态机复位，保证每次插拔光纤后自动复位RX端。第四步：编写约束文件。①将IP示例工程中UCF约束语句拷贝到目标约束文件；②对光模块相应端口进行引脚约束并赋值。第五步：仿真、综合...

1、IP核参数设置说明1.1 GTX IP第二页设置图 1 GTX IP Page 2 of 7如图1：1）协议设置 ①在协议选择下拉菜单中选择相应数据协议，其中“Start from scratch”是无协议，相当于自定义数据帧格式。 ②根据项目要求，设置数据速率“Line Rate”为10G；根据板上资源，选择参考时钟频率“Reference Clock”为200MHz。 ③当不需要使用TX端时，可勾选“TX off”将其关闭...

时钟动态相移

IBERT IP使用详细步骤

7 series FPGAs GTX学习使用总结，开发详细步骤，及调试中遇到的典型的问题

Chipscope调试工具使用详细步骤