Zynq PS Clock System

        PS 时钟子系统生成的所有时钟都来自三个可编程 PLL 之一：CPU、DDR 和 I/O。正常模式下，PLL被启用，并由PS_CLK时钟管脚驱动。在Bypss模式中，PS_CLK代替PLL向各时钟发射器提供时钟源。Bypss模式下运行系统要慢得多，可用于低功耗应用和调试。

1、PLL

        Arm PLL：推荐为CPUs和互连提供时钟源；

        DDR PLL：推荐为DDR DRAM控制器和AXI_HP接口提供时钟源；

        I/O PLL：推荐为I/O外设提供时钟源；

2、CPU Clock

如上图，CPU_6x4x是CPU的工作频率。 CPU Clock有两种可选择的模式：

        1）CPU_6x4x：CPU_3x2x：CPU_2x：CPU_1x = 6：3：2：1

        2）CPU_6x4x：CPU_3x2x：CPU_2x：CPU_1x = 4：2：2：1

可在下图的设置中选择其中一种模式。

 

 3、DDR Clock

         DDR_3x与DDR_2x是相互独立的。DDR_3x时钟域包括DDR内存控制器；DDR_2x时钟域主要用于AXI_HP接口和互连。

 

4、PL Clock

         PS向PL提供四个时钟，分别是PL_FCLK 0、PL_FCLK 1、PL_FCLK 2、PL_FCLK 3。四个时钟来自 PS 中的PLL可单独选择。用户可根据需求设置时钟频率。

5、IOP Module Clock

        IOP 模块时钟（用于内部控制器逻辑）可以由时钟子系统或在某些情况下由 IOP 的外部接口生成。 在所有情况下，IOP 的控制和状态寄存器均由其 AMBA 接口时钟 (CPU_1x) 提供时钟。

 

6、示例