HDLBits第十四章练习及答案1

最新推荐文章于 2022-12-30 15:20:17 发布
最新推荐文章于 2022-12-30 15:20:17 发布
阅读量1.3k 收藏 4
点赞数 1
分类专栏： Verilog HDL 文章标签： verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_44887565/article/details/120635602
版权

有限状态机

1、简单 FSM1(异步复位)

实现下图所示的摩尔状态机，复位为异步复位。
在这里插入图片描述
代码实现：

module top_module(
    input clk,
    input areset,    // Asynchronous reset to state B
    input in,
    output out);//  

    parameter A=0, B=1; 
    reg state, next_state;

    always @(*) begin    // This is a combinational always block
        case(state)     // State transition logic
            A:begin
            if( in == 1'b1 )
                next_state <= A;
            else
                next_state <= B;   
            end    
            B:begin
            if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= A;   
            end
        endcase
    end

    always @(posedge clk, posedge areset) begin    // This is a sequential always block
        if(areset)
            state <= B;
        else
            state <= next_state;// State flip-flops with asynchronous reset
    end

    // Output logic
     assign out = (state == B);

endmodule

验证结果：
在这里插入图片描述

2、简单 FSM1(同步复位)

实现下图所示的摩尔状态机，复位为同步复位。
在这里插入图片描述
代码实现：

module top_module(clk, reset, in, out);
    input clk;
    input reset;    // Synchronous reset to state B
    input in;
    output out;//  
    reg out;

    // Fill in state name declarations
    parameter A=0, B=1; 
    reg state, next_state;

 	always @(*) begin    // This is a combinational always block
        case(state)     // State transition logic
            A:begin
            if( in == 1'b1 )
                next_state <= A;
            else
                next_state <= B;   
            end    
            B:begin
            if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= A;   
            end
        endcase
    end

    always @(posedge clk) begin    // This is a sequential always block
        if(reset)
            state <= B;
        else
            state <= next_state;// State flip-flops with asynchronous reset
    end

    // Output logic
     assign out = (state == B);

endmodule

验证结果：
在这里插入图片描述

3、简单 FSM2(异步复位)

2个输入1个输出，异步复位状态机，如下图所示。
在这里插入图片描述
代码实现：

module top_module(
    input clk,
    input areset,    // Asynchronous reset to OFF
    input j,
    input k,
    output out); //  

    parameter OFF=0, ON=1; 
    reg state, next_state;

    always @(*) begin
       case(state)     // State transition logic
            OFF:begin
                if( j == 1'b1 )
                next_state <= ON;
            else
                next_state <= OFF;   
            end    
            ON:begin
                if( k == 1'b1 )
                next_state <= OFF;
            else
                next_state <= ON;   
            end
        endcase
    end

    always @(posedge clk, posedge areset) begin
        if(areset)
            state <= OFF;
        else
            state <= next_state;// State flip-flops with asynchronous reset
    end

    // Output logic
    assign out = (state == ON);

endmodule

验证结果：
在这里插入图片描述

4、简单 FSM2(同步复位)

2个输入1个输出，同步复位状态机，如下图所示。
在这里插入图片描述
代码实现：

module top_module(
    input clk,
    input reset,    // Synchronous reset to OFF
    input j,
    input k,
    output out); //  

    parameter OFF=0, ON=1; 
    reg state, next_state;

    always @(*) begin
       case(state)     // State transition logic
            OFF:begin
                if( j == 1'b1 )
                next_state <= ON;
            else
                next_state <= OFF;   
            end    
            ON:begin
                if( k == 1'b1 )
                next_state <= OFF;
            else
                next_state <= ON;   
            end
        endcase
    end

    always @(posedge clk) begin
        if(reset)
            state <= OFF;
        else
            state <= next_state;// State flip-flops with asynchronous reset
    end

    // Output logic
    assign out = (state == ON);

endmodule

验证结果：
在这里插入图片描述

5、简单的状态转换3

实现下面的摩尔状态机，下表是状态转移图，1输入1输出4状态。
使用以下状态编码：A=2’b00、B=2’b01、C=2’b10、D=2’b11。
在这里插入图片描述
代码实现：

module top_module(
    input in,
    input [1:0] state,
    output [1:0] next_state,
    output out); //

    parameter A=0, B=1, C=2, D=3;
   always @(*) begin
       case(state)     // State transition logic
            2'b00:begin
                if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= A;   
            end    
            2'b01:begin
                if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= C;   
            end
            2'b10:begin
                if( in == 1'b1 )
                next_state <= D;
            else
                next_state <= A;   
            end  
            2'b11:begin
                if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= C;   
            end           
        endcase
    end
    // State transition logic: next_state = f(state, in)

    // Output logic:  out = f(state) for a Moore state machine
    assign out = (state == D);

endmodule

验证结果：
在这里插入图片描述

6、简单的one-hot状态转换3

实现下面的摩尔状态机，下表是状态转移图，一输入一输出四状态。使用以下 one-hot 状态编码：A=4’b0001, B=4’b0010, C=4’b0100, D=4’b1000。
在这里插入图片描述
代码实现：

module top_module(
    input in,
    input [3:0] state,
    output [3:0] next_state,
    output out); //

    parameter A=0, B=1, C=2, D=3;

    // State transition logic: Derive an equation for each state flip-flop.
    assign next_state[A] = (state[A]&~in) | (state[C]&~in);
    assign next_state[B] = (state[A]&in) | (state[B]&in) | (state[D]&in);
    assign next_state[C] = (state[B]&~in) | (state[D]&~in);
    assign next_state[D] = state[C]&in;

    // Output logic: 
    assign out = state[D];

endmodule

验证结果：
在这里插入图片描述

7、简单 FSM3(异步复位)

实现下面的摩尔状态机，下表是状态转移图，一输入一输出四状态。
在这里插入图片描述
代码实现：

module top_module(
    input clk,
    input in,
    input areset,
    output out); //

    parameter A=2'd0, B=2'd1, C=2'd2, D=2'd3;
    reg [1:0] state,next_state;
 
    always @(*) begin
       case(state)     // State transition logic
            A:begin
                if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= A;   
            end    
           B:begin
               if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= C;   
            end
           C:begin
               if( in == 1'b1 )
                next_state <= D;
            else
                next_state <= A;   
            end
           D:begin
               if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= C;   
            end           
        endcase
    end    

    always @(posedge clk, posedge areset) begin
        if(areset)
            state <= A;
        else
            state <= next_state;// State flip-flops with asynchronous reset
    end

    // Output logic
    assign out = (state == D);

endmodule

验证结果：
在这里插入图片描述

8、简单 FSM3(同步复位)

实现下面的摩尔状态机，下表是状态转移图，一输入一输出四状态。
在这里插入图片描述
代码实现：

module top_module(
    input clk,
    input in,
    input reset,
    output out); //

    parameter A=2'd0, B=2'd1, C=2'd2, D=2'd3;
    reg [1:0] state,next_state;
 
    always @(*) begin
       case(state)     // State transition logic
            A:begin
                if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= A;   
            end    
           B:begin
               if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= C;   
            end
           C:begin
               if( in == 1'b1 )
                next_state <= D;
            else
                next_state <= A;   
            end
           D:begin
               if( in == 1'b1 )
                next_state <= B;
            else
                next_state <= C;   
            end           
        endcase
    end    

    always @(posedge clk) begin
        if(reset)
            state <= A;
        else
            state <= next_state;// State flip-flops with asynchronous reset
    end

    // Output logic
    assign out = (state == D);

endmodule

验证结果：
在这里插入图片描述

9、设计摩尔状态机

在这里插入图片描述
还包括一个高电平有效同步复位，该复位将状态机复位到相当于水位长时间处于低位状态。

代码实现：

module top_module (
    input clk,
    input reset,
    input [3:1] s,
    output fr3,
    output fr2,
    output fr1,
    output dfr
); 
   parameter A2=3'd0,B1=3'd1,B2=3'd2,C1=3'd3,C2=3'd4,D1=3'd5;
    reg [2:0] state,next_state;
    
    always @(*)begin
        case(state)
            A2:next_state <= s[1]?B1:A2;
            B1:next_state <= s[2]?C1:(s[1]?B1:A2);
            B2:next_state <= s[2]?C1:(s[1]?B2:A2);
            C1:next_state <= s[3]?D1:(s[2]?C1:B2);
            C2:next_state <= s[3]?D1:(s[2]?C2:B2);
            D1:next_state <= s[3]?D1:C2;
            default:next_state <= 'x;
        endcase
    end
    
    always @(posedge clk)begin
        if(reset)begin
        	state <= A2;
        end
        else begin
        	state <= next_state;
        end
    end
    
    always @(*)begin
        case(state)
            A2:{fr3,fr2,fr1,dfr} = 4'b1111;
            B1:{fr3,fr2,fr1,dfr} = 4'b0110;
            B2:{fr3,fr2,fr1,dfr} = 4'b0111;
            C1:{fr3,fr2,fr1,dfr} = 4'b0010;
            C2:{fr3,fr2,fr1,dfr} = 4'b0011;
            D1:{fr3,fr2,fr1,dfr} = 4'b0000;
            default:{fr3,fr2,fr1,dfr} = 'x;
        endcase
    end
    
endmodule

验证结果：
在这里插入图片描述
参考资料: Verilog有限状态机(2).

Alice的博客
关注
  • 1
    点赞
  • 踩
  • 4
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Hdlbit:状态机Fsm serial参考答案及解析
m0_56158239的博客
08-31 442
Tip:首先定义四个状态,s1为开始状态检测输入in是否为0,是的话进入s2,s2为传输数据状态,定义了一个计数器,计数到8进入下一状态,s3判断in是否为1 module top_module( input clk, input in, input reset, // Synchronous reset output done ); parameter s1=0,s2=1,s3=2,Done=3,waitt=4; reg [3:0] stat...
HDLBits第十四章练习及答案2
Alice的博客
10-09 1203
有限状态机10、旅鼠111、旅鼠212、旅鼠313、旅鼠414、One-hot FSM 10、旅鼠1 在旅鼠的 2D 世界中，旅鼠可以处于两种状态之一：向左走或向右走。如果碰到障碍物，它会改变方向。特别是，如果旅鼠在左边被撞到，它会向右走。如果它在右边被撞到，它会向左走。如果它同时在两侧碰撞，它仍然会转换方向。 实现一个具有两个状态、两个输入和一个输出的摩尔状态机来模拟这种行为。 提示： 代码实现： module top_module( input clk, input areset,
HDLBits第十四章练习及答案3
Alice的博客
10-11 992
有限状态机15、PS/2数据包解析器16、PS/2数据包解析器和数据路径17、串行接收器18、串行接收器和数据通路19、带奇偶校验的串行接收器20、序列识别 15、PS/2数据包解析器 PS/2 鼠标协议发送三个字节长的消息。但是，在连续的字节流中，消息的开始和结束位置并不明显。唯一的指示是每个三字节消息的第一个字节总是有bit[3]=1（但其他两个字节的 bit[3] 可能是 1 或 0，具体取决于数据）。 我们需要一个有限状态机，当给定输入字节流时，它会搜索消息边界。我们将使用的算法是丢弃字节，直到我们
HDLBits答案(17)_Verilog有限状态机(4)
谦豫
11-26 4624
Verilog有限状态机(4) HDLBits链接 前言 今天继续更新状态机小节的习题。 题库 题目描述1： One-hot FSM 独热编码，根据状态转移图输出下一状态与结果。 Solution1： module top_module( input in, input [9:0] state, output [9:0] next_state, output out1, output out2); parameter S0 = 4'd0;
HDLBits答案(16)_Verilog有限状态机(3)
谦豫
11-25 4967
Verilog有限状态机(3) HDLBits链接 前言 今天继续更新状态机小节的习题，本章主要编写Lemmings Game部分。 题库 题目描述10： Game Lemmings1：有个小人左右走，它只有两种状态：向左走和向右走；左边碰到东西之后它就向右走，右边碰到东西之后它就向左走，两边都碰到东西就跟当前方向的反方向走；复位时小人向左走 Solution10： module top_module( input clk, input areset, // Freshly br
HDLBits（答案）
09-01
1.里面为HDLBits的答案，包含个人的理解以及部分大佬的学习理解。 2.题目已经全部翻译成中文，附上图观看方便 3.文件类型为markdown文件
HDLBits学习笔记.docx
04-07
在Verilog语言中，HDLBits是一个非常有用的资源，提供了许多简单而有意义的例子来帮助学习者理解和掌握Verilog的关键概念。...HDLBits提供的练习可以帮助你更好地掌握这些概念，并避免在设计中出现潜在的问题。
HDLBits-Solutions-Verilog-master.rar
07-07
这个名为"HDLBits-Solutions-Verilog-master"的压缩包文件包含了该平台关于Verilog语言的练习题及其解决方案，是学习和掌握Verilog语言的一个宝贵资料库。 Verilog是一种广泛应用于数字系统设计的硬件描述语言，它...
HDL bits 网站刷题答案
11-08
HDL bits 网站是一个为学习者提供Verilog练习题的平台，旨在帮助用户提升其Verilog编程技能。这个压缩包文件"Verilog-Practice-master"包含了该网站的部分刷题答案，虽然它警告用户仅作参考，不应完全依赖于这些答案...
HDLBitsSolutions:HDLBits的解决方案
03-18
HDLBits解决方案 HDLBits问题的解决方案 ...有些答案可能不适合实际应用，但所有答案都通过了网站提供的测试案例。在不止一次的情况下，我遇到了一些问题，并且仅在参考下面列出的在线资源后才获得成功：
VerilogHDL数字设计与综合[夏宇闻]课后习题答案
08-11
VerilogHDL数字设计与综合适合verilog的入门学习。必备的一本经典书。这个是他的答案
HDLBits答案之Fsm1
weixin_43859941的博客
03-05 378
看题目，该状态机是摩尔机，也就是输出与输入无关，仅仅与所在的状态有关。因此输出会在一个完整的时钟周期内保持稳定，即使此时输入信号有变化，输出也不会变化。输入对输出的影响要到下一个时钟周期才能反映出来。这也是 Moore 型状态机的一个重要特点：输入与输出是隔离开来的。这也就说明，输出表达(第三段）时得用组合逻辑，而不是时序逻辑。 module top_module( input clk, input areset, // Asynchronous reset to state B
HDLBits答案(14)_Verilog有限状态机(1)
谦豫
11-03 7414
Verilog有限状态机(1) HDLBits链接 前言 今天来到了重要的部分：状态机。对该部分内容，可能不会一次更新一个小节；一方面是题目难度，另一方面是代码量过大；所以该节会分批更新，大家见谅。 题库 题目描述1： 实现下图所示的摩尔状态机，复位为异步复位。 Solution1： module top_module( input clk, input areset, // Asynchronous reset to state B input in, outp
HDLBits答案(20)_Verilog有限状态机(7)
谦豫
02-08 3211
Verilog有限状态机(7) HDLBits链接 前言 今天继续更新状态机小节的习题。 题库 Q3a:FSM 题目里说当s为0时，进入B状态，然后会检查w的值，如果在接下来的三个周期中w值恰好有两个周期都为1，那么z输出1，否则z输出0。注意，由示例的波形图看应该是不重叠检测。 Solution module top_module ( input clk, input reset, // Synchronous reset input s, input w,
HDLBits答案(18)_Verilog有限状态机(5)
谦豫
02-07 5016
Verilog有限状态机(5) HDLBits链接 前言 今天继续更新状态机小节的习题。 题库 题目描述1： 第一道题目比较容易，题目中的in信号包含了一个起始位（0），8个数据位和一个停止位（1），开始in为1，也就是IDLE状态，当in为0时，进入START状态，然后经过8个周期，如果in为1，则进入STOP状态，接着如果in为0，进入第二轮START状态，否则进入IDLE状态。 这里我用了很多个状态，实际上可以用计数器来代替中间的8个状态，这里是8个周期，如果是100个、200个周期，那么需要10
HDLBits第十五章练习及答案
Alice的博客
10-13 1233
构建更大的电路1、周期为1000的计数器2、四位移位寄存器和递减计数器3、FSM 序列1101识别器4、FSM：使能移位寄存器5、FSM：完整的FSM6、完整的计时器7、FSM：One hot 逻辑方程 1、周期为1000的计数器 构建一个从 0 到 999（包括 0 到 999）计数的计数器，周期为 1000 个周期。复位输入是同步的，应将计数器复位为 0。 代码实现： module top_module ( input clk, input reset, output [9:0
HDLBits练习汇总-13-时序逻辑设计测试--状态机（一）
Vuko_Coding Zone
12-30 1281
是一个摩尔状态机，具有两种状态，一种输入，一种输出。实现此状态机。请注意，重置状态为 B。使用异步复位。
HDLBits学习笔记——状态机（上）
Chika__的博客
05-25 836
状态机
FPGA学习笔记二：输入电路的各种边沿检测（内含Verilog代码）
m0_51272018的博客
02-06 1663
文章目录一、边沿检测的简述二、上升沿与双边沿的检测方法1.上升沿的检测方法（下降沿方法自行类比）（1）设计思路（2）实现与功能评估（3）改进与代码实现2.双边沿的检测方法（1）设计思路总结a.改进思路：五级标题六级标题 一、边沿检测的简述 二、上升沿与双边沿的检测方法 1.上升沿的检测方法（下降沿方法自行类比） （1）设计思路 检测电路其侧重电路的设计而非代码的书写能力 我们的设计目标是能够在一个时钟周期内（两个上升沿之间）检测到输入信号的上升沿（即由0到1的跳变）。因此要明确：电路中至少要有时序逻辑电
hdlbits 答案之truthtable1
最新发布
04-29
其中 truthtable1 是其中一道练习题，题目要求学生完成一个特定的逻辑电路的真值表。 具体来说，这个逻辑电路包含 3 个输入 A、B、C 和 1 个输出 Y。学生需要根据逻辑电路的电路图，计算出该电路的每一种输入组合的...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值