HDLBits第十三章练习及答案

本文详细介绍了如何使用Verilog实现三种不同的时序逻辑电路:Rule90、Rule110和康威的生命游戏。在Rule90和Rule110中,每个单元的状态由其相邻位的特定组合决定。在康威的生命游戏中,单元状态依赖于其周围8个邻居的1的数量。代码实现包括了边界条件的处理,并提供了每种规则的详细状态转移条件。此外,还对生命游戏之父约翰·康威表达了敬意。
摘要由CSDN通过智能技术生成

1、Rule 90

各单元的下一状态是此时当前单元相邻两位的异或。

在这个电路中,创建一个512单元系统(q(511:0)),并在每个时钟周期中前进一个时间步长。加载(load)表明系统的状态应该加载data[511:0]至q中,假设边界(q[0]和q[512])都为零。

LeftCenterRightCenter’s next state
1110
1101
1010
1001
0111
0100
0011
0000

代码实现:

module top_module(
    input clk,
    input load,
    input [511:0] data,
    output [511:0] q ); 
    
    always@(posedge clk) begin
        if(load)
            q <= data;
        else
            q <= {1'b0, q[511:1]} ^ {q[510:0], 1'b0};
        end
    
endmodule

验证结果:
在这里插入图片描述

2、Rule 110

与上题类似,状态转移条件发生变化,如下图所示:

LeftCenterRightCenter’s next state
1110
1101
1011
1000
0111
0101
0011
0000

代码实现:

module top_module(
    input clk,
    input load,
    input [511:0] data,
    output [511:0] q
); 

    always@(posedge clk) begin
        if(load)
            q <= data;
        else
            q <= (~{1'b0,q[511:1]} & q) | (q & ~{q[510:0],1'b0}) | {~{1'b0,q[511:1]} & {q[510:0],1'b0}} | {~q & {q[510:0],1'b0}};
    end
             
endmodule

验证结果:
在这里插入图片描述

3、康威的生命游戏 16X16

一个中心点周围有8个邻居,如果周围的邻居中1的数目为0-1个,那么中心点变为0;如果周围邻居中1的数目为2个,那么中心点状态不变;如果周围邻居中1的数目为3个,中心点变为1;如果周围邻居中1的数目大于3个,中心点变为0。

  • 0-1 neighbour: Cell becomes 0.
  • 2 neighbours: Cell state does not change.
  • 3 neighbours: Cell becomes 1.
  • 4+ neighbours: Cell becomes 0.

我们可以将周围的8个邻居的值都加起来来判断周围邻居中1的个数,值得注意的是,这里我们在for中使用了阻塞赋值,因需要当前拍(本周期)得到结果在当前拍(本周期)就去判断。

建议大家做该题的时候画一个16*16的方阵,分析边界条件,达到事半功倍的效果。

  • load: Loads data into q at the next clock edge, for loading initial state.
  • q: The 16x16 current state of the game, updated every clock cycle.

生命游戏之父约翰·康威因感染新冠于2020年4月11日去世,享年83岁,在此表示哀悼。
代码实现:

module top_module(
    input clk,
    input load,
    input [255:0] data,
    output [255:0] q ); 

    reg [3:0] count;
    integer i;
    
    always @(posedge clk)begin
        if(load)
        	q <= data;
        else begin
            for(i=0;i<256;i++)begin
                if(i == 0)
                    count = q[255] + q[240] + q[241] + q[15] + q[1] + q[31] + q[16] + q[17];
                else if(i == 15)
                    count = q[254] + q[255] + q[240] + q[14] + q[0] + q[30] + q[31] + q[16];
                else if(i == 240)
                    count = q[239] + q[224] + q[225] + q[255] + q[241] + q[15] + q[0] + q[1];
                else if(i == 255)
                    count = q[238] + q[239] + q[224] + q[254] + q[240] + q[15] + q[0] + q[14];
                else if( i>0 && i<15)
                    count = q[239+i]+q[240+i]+q[241+i]+q[i-1]+q[i+1]+q[i+15]+q[i+16]+q[i+17];
                else if(i>240 && i<255)
                    count = q[i-17]+q[i-16]+q[i-15]+q[i-1]+q[i+1]+q[i-239]+q[i-240]+q[i-241];
                else if( i%16 == 0)
                    count = q[i-1]+q[i-16]+q[i-15]+q[i+15]+q[i+1]+q[i+31]+q[i+16]+q[i+17];
                else if(i % 16 == 15)
                    count = q[i-17]+q[i-16]+q[i-31]+q[i-1]+q[i-15]+q[i+15]+q[i+16]+q[i+1];
                else 
                    count = q[i-17]+q[i-16]+q[i-15]+q[i-1]+q[i+1]+q[i+15]+q[i+16]+q[i+17];
                
                case(count)
                    4'd2:q[i] <= q[i];
                    4'd3:q[i] <= 1'b1;
                    default:q[i] <= 1'b0;
                endcase
            end
        end
    end

endmodule

验证结果:
在这里插入图片描述
参考资料: Verilog移位寄存器附加题.

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