白码王子小张-CSDN博客

原创 Vivado无源代码自定义IP核封装方法(IP核不含源代码)

在进行FPGA开发时,如果不希望将源代码交给别人时,有两种方式: 一种方法是将自己的源代码生成网表文件,交出网表文件即可,网表文件又分为DCP网表和EDF网表;另一种方法是将自己的源代码封装为无源代码IP核。本文详细介绍Vivado封装无源代码IP核的方法。

2026-01-30 14:49:24 199

原创 Vivado生成RTL代码网表文件(.dcp网表和.edf网表)--续

在进行FPGA开发时,如果不希望将源代码交给别人时,有两种方式: 一种方法是将自己的源代码生成网表文件,交出网表文件即可,网表文件又分为DCP网表和EDF网表;另一种方法是将自己的源代码封装为无源代码IP核。本文详细介绍生成.dcp网表文件的方法和步骤。

2026-01-30 14:35:58 170

原创 Vivado生成RTL代码网表文件(.dcp网表和.edf网表)

本文详细介绍Vivado生成2种网表文件.dcp网表和.edf网表的方法和步骤。

2026-01-29 16:17:31 557

原创 Vivado自定义IP核封装教程(超详细!)

本文详细介绍了使用简单的LED工程进行详细的用户自定义IP核封装流程,用户可以将自己的逻辑代码封装为普通接口和AXI4接口,本文详细介绍普通接口IP核封装方法.

2026-01-29 11:27:54 616

原创【Vivado错误日志】[DRC REQP-1741]IDELAY3 drivers invalid load :IDELAY3 DATAOUT pin may not drive a BUFG*

本文详细介绍了Vivado 布局Place Design报错: [DRC REQP-1741] IDELAY3 drivers invalid load :IDELAY3 data_progress_U0/u_delay_rxd DATAOUT pin(net: data_progress_U0/data_clk)may not drive a BUFG*的原因及解决方法

2026-01-16 16:44:56 505

原创【Vivado错误日志】[DRC NSTD-1] Unspecified I/O Standard: 13 out of 175 logical ports use I/O standard.....

本文详细介绍了Vivado报错解决：[DRC NSTD-1] Unspecified I/O Standard: 13 out of 175 logical ports use I/O standard (IOSTANDARD) value ‘DEFAULT’和[DRC UCIO-1] Unconstrained Logical Port: 13 out of 175 logical ports have no user assigned specific location constraint (LOC)

2026-01-14 15:37:20 756

原创【Vivado错误日志】：[IP_Flow19-3478] Validation failed for parameter Coe File(Coe_File).Invalid Coe File...

本文详细介绍了Vivado 在Block Design中调用自定义封装的IP核后Generate Output Product时报错：[IP_Flow19-3478]Validation failed fo rparameter CoeFile(Coe_File) with value ../xxx/xxxxxx/.coe' for IP system_system_top_0_o/bik_mem_gen_1. Invalid Coe File-Unable to open the file的解决方法.

2026-01-14 11:39:27 64

原创【Vivado错误日志】Vivado 在Block Design添加PL模块时报错：The xilinx.com:ip:XXXXX core does not support module......

本文详细介绍了Vivado 在Block Design添加PL模块时报错：The xilinx.com:ip:XXXXX core does not support module refer的原因及解决方法.

2026-01-09 15:41:54 194

原创 FPGA实现CIC抽取滤波器

CIC（级联积分梳状）滤波器，它是一种高效的多速率信号处理滤波器，是一种无乘法器的线性相位FIR滤波器。常用于数字下变频（DDC）和数字上变频（DUC）中。CIC滤波器的主要优点是不需要乘法器，结构简单，仅由加法器、减法器和寄存器组成。CIC滤波器是FIR滤波器的一种，可以只使用积分器和梳状器来实现，没有了FIR的乘法操作，实现非常的简单并且大大节约了资源。本文详细介绍了使用FPGA实现CIC抽取滤波器的代码以及仿真分析。

2025-10-16 16:03:55 1847 1

原创 Xilinx FFT IP核配置说明及使用方法(超详细)

FFT是一种DFT的高效算法，称为快速傅立叶变换（fast Fourier transform），它可以将一段有限长的离散信号（比如一段音频采样）从时域（振幅随时间变化）转换到频域（信号由哪些频率的正弦波组成）。傅里叶变换是时域一频域变换分析中最基本的方法之一。在数字处理领域应用的离散傅里叶变换(DFT：Discrete Fourier Transform)是许多数字信号处理方法的基础。本文详细介绍了Xilinx FFT IP核的配置信息、配置方法、接口信号以及接口时序等内容，供大家参考学习。

2025-10-16 11:55:06 1364

原创 Xilinx DDS IP核配置及使用方法

本文详细介绍了Xilinx DDS IP核的使用方法、配置参数说明以及接口信号。

2025-09-30 16:07:34 1138

原创 Xilinx DDS IP核生成任意频率的正弦波、余弦波

本文详细介绍了在Vivado开发工具中使用DDS IP核生成任意频率正弦、余弦波形的方法，并进行仿真查看生成的波形。

2025-09-30 15:47:25 700

原创 MATLAB生成函数的模块化HDL代码

这个例子展示了如何从包含函数的MATLAB代码中生成模块化HDL代码。默认情况下，HDL Coder内联所有在顶层设计函数体中调用的MATLAB函数体。这种内联导致生成单个文件，其中包含函数的HDL代码。要生成模块化HDL代码，请使用生成可实例化代码进行函数设置。当您启用此设置时，HDL Coder为每个功能生成单个VHDL实体或Verilog或SystemVerilog模块。

2024-11-29 16:28:29 1410

原创基于MATLAB的HDL代码生成及FPGA综合

本示例展示了如何创建HDL Coder项目，为您的MATLAB设计生成代码，并综合HDL代码，布局布线，以滤波器为例。

2024-11-29 14:28:57 1872

原创 Matlab mex- setup报错—错误使用 mex，未检测到支持的编译器...

在使用mex编译时报错提示：错误使用 mex，未检测到支持的编译器。您可以安装免费提供的 MinGW-w64 C/C++ 编译器；请参阅安装 MinGW-w64 编译器。

2024-11-29 11:32:41 3306 6

原创 Matlab设计转换成HDL代码报错：无法确定 MEX 编译器: 请使用＜a href=“matlab: mex -setup“＞mex -setup＜/a＞配置您的系统。

在将Matlab设计转换成HDL代码运行到Workflow Advisor的Fixed-Point Conversion任务时报错：无法确定 MEX 编译器: 请使用 mex -setup 配置您的系统。

2024-11-29 11:28:52 484

原创基于Matlab设计生成HDL/Verilog代码

本文演示了如何创建HDL Coder项目并从MATLAB设计中生成代码。

2024-11-29 11:23:17 4011 2

原创 Matlab Simulink HDL Coder 时钟束信号生成

Simulink HDL Coder时钟束信号生成：时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。

2024-11-28 19:41:45 1030

原创 Matlab Simulink HDL Coder代码生成基本流程

Matlab Simulink HDL Coder开发基本流程：您可以使用HDL Coder从Simulink模型或MATLAB算法生成可合成的VHDL， Verilog和SystemVerilog代码。可以使用生成的HDL代码进行FPGA编程、ASIC原型设计和生产设计。使用HDL Workflow Advisor，您可以将生成的HDL代码部署到Xilinx、Intel和Microchip板上。您可以针对速度和面积优化您的设计，突出显示关键路径，并在综合成之前生成资源使用预估报告。

2024-11-28 19:34:04 2230

原创 Matlab Simulink HDL Coder开发流程（四）— 基于Simulink模型的HDL代码生成和FPGA综合

这个例子展示了如何在Simulink HDL Coder中为一个简单的计数器模型生成HDL代码，并通过使用Simulink HDL Workflow Advisor在Xilinx FPGA上合成生成的代码。

2024-11-28 19:23:15 1817

原创 Matlab Simulink HDL Coder开发流程（三）— 验证从Simulink模型生成的HDL代码

这个例子展示了如何使用Simulink HDL Coder生成一个HDL Testbench，并验证一个简单计数器模型生成的代码。

2024-11-28 19:15:30 1739

原创 Matlab Simulink HDL Coder开发流程（二）— 从Simulink模型生成HDL代码

这个例子展示了如何在Simulink HDL Coder中为一个简单的计数器模型生成HDL代码。该模型兼容HDL代码生成。

2024-11-28 19:05:11 1918

原创 Matlab Simulink HDL Coder开发流程（一）— 创建HDL兼容的Simulink模型

这个例子说明了如何创建一个用于生成HDL代码的Simulink模型。要创建兼容HDL代码生成的MATLAB算法，请参见“Guidelines for Writing MATLAB Code to Generate Efficient HDL and HLS Code”。

2024-11-28 18:55:07 1962

原创【Vivado错误日志】Simulink HDL Coder报错：[Common 17-69] Command failed: Placer could not place all instances

本文详细介绍了将Simulink HDL Coder综合生成的Vivado工程的信号连接到LED引脚验证设计是否正常工作，Vivado布局布线时出现报错: [Common 17-69] Command failed: Placer could not place all instances的解决方法.

2024-11-27 15:56:12 1706

原创 Matlab Simulink HDL Coder FPGA开发初体验—计数器

Simulink HDL Coder‌是一款将Simulink和Stateflow模型转化为可综合的Verilog和VHDL代码的工具。它支持FPGA、ASIC和SoC的高层设计，确保生成的代码与原模型保持一致，并且支持多种优化选项，如速度和面积优化、关键路径突出显示以及资源利用率估计‌。

2024-11-27 15:52:06 1767

原创 Xilinx Blockset Gateway In 和Gateway out模块使用及参数配置

本文介绍了Simulink中Xilinx Blockset Gateway In和Gateway Out模块的使用以及参数说明。

2024-11-26 21:32:03 1615

原创 Xilinx Blockset Counter计数器模块使用及参数配置

本文详细介绍了Simulink中Xilinx Blockset库Counter模块的使用以及参数说明。

2024-11-26 21:19:24 978

原创【Vivado错误日志】程序固化报错：[Labtools 27-3347] Flash Programming Unsuccessful: Byte 169320 does not match

本文详细介绍了vivado程序固化到Flash报错: Vivado程序固化到Flash时报错：[Labtools 27-3347] Flash Programming Unsuccessful: Byte 169320 does not match (00 != B2)的解决方法。

2024-11-26 20:55:58 4140 2

原创 Vivado程序固化到Flash

本文详细介绍了Vivado固化程序到Flash中的两种常用的文件以及固化MCS文件的方式步骤。

2024-11-26 20:52:20 3659

原创 Xilinx System Generator多速率系统（Multi-Rate Systems）的使用

在本实验练习中，您将学习在System Generator中如何使用多个时钟域有效地实现具有多个数据速率的设计。

2024-11-22 14:48:32 991

原创 Xilinx System Generator时序和资源分析方法

在本实验中，您将学习如何通过在Simulink®中进行仿真来验证设计的功能，以确保在目标Xilinx®设备中实现System Generator设计是正确的。通过本实验您将能够识别由System Generator生成的HDL文件中的时序问题，并发现设计中时序违规的根源。执行资源分析并访问现有的资源分析结果，并提出优化建议。

2024-11-21 16:02:57 1274

原创 USB接口类型及引脚信号详解

USB（Universal Serial Bus2.0，通用串行总线）：是一种应用在计算机领域的新型接口技术。USB接口具有传输速度更快，支持热插拔以及连接多个设备的特点。已经在各类外部设备中广泛的被采用。USB接口有四（五）种：USB1.1，USB2.0，USB3.0和USB3.1（3.1Gen 1和3.1Gen 2）。理论上USB1.1的传输速度可以达到12Mbps，而USB2.0则可以达到速度480Mbps，并且可以向下兼容USB1.1。

2024-11-01 11:06:10 7253