白码王子小张-CSDN博客

原创 MATLAB生成函数的模块化HDL代码

这个例子展示了如何从包含函数的MATLAB代码中生成模块化HDL代码。默认情况下，HDL Coder内联所有在顶层设计函数体中调用的MATLAB函数体。这种内联导致生成单个文件，其中包含函数的HDL代码。要生成模块化HDL代码，请使用生成可实例化代码进行函数设置。当您启用此设置时，HDL Coder为每个功能生成单个VHDL实体或Verilog或SystemVerilog模块。

2024-11-29 16:28:29 1213

原创基于MATLAB的HDL代码生成及FPGA综合

本示例展示了如何创建HDL Coder项目，为您的MATLAB设计生成代码，并综合HDL代码，布局布线，以滤波器为例。

2024-11-29 14:28:57 1344

原创 Matlab mex- setup报错—错误使用 mex，未检测到支持的编译器...

在使用mex编译时报错提示：错误使用 mex，未检测到支持的编译器。您可以安装免费提供的 MinGW-w64 C/C++ 编译器；请参阅安装 MinGW-w64 编译器。

2024-11-29 11:32:41 2418 4

原创 Matlab设计转换成HDL代码报错：无法确定 MEX 编译器: 请使用＜a href=“matlab: mex -setup“＞mex -setup＜/a＞配置您的系统。

在将Matlab设计转换成HDL代码运行到Workflow Advisor的Fixed-Point Conversion任务时报错：无法确定 MEX 编译器: 请使用 mex -setup 配置您的系统。

2024-11-29 11:28:52 329

原创基于Matlab设计生成HDL/Verilog代码

本文演示了如何创建HDL Coder项目并从MATLAB设计中生成代码。

2024-11-29 11:23:17 2758 2

原创 Matlab Simulink HDL Coder 时钟束信号生成

Simulink HDL Coder时钟束信号生成：时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。

2024-11-28 19:41:45 804

原创 Matlab Simulink HDL Coder代码生成基本流程

Matlab Simulink HDL Coder开发基本流程：您可以使用HDL Coder从Simulink模型或MATLAB算法生成可合成的VHDL， Verilog和SystemVerilog代码。可以使用生成的HDL代码进行FPGA编程、ASIC原型设计和生产设计。使用HDL Workflow Advisor，您可以将生成的HDL代码部署到Xilinx、Intel和Microchip板上。您可以针对速度和面积优化您的设计，突出显示关键路径，并在综合成之前生成资源使用预估报告。

2024-11-28 19:34:04 1712

原创 Matlab Simulink HDL Coder开发流程（四）— 基于Simulink模型的HDL代码生成和FPGA综合

这个例子展示了如何在Simulink HDL Coder中为一个简单的计数器模型生成HDL代码，并通过使用Simulink HDL Workflow Advisor在Xilinx FPGA上合成生成的代码。

2024-11-28 19:23:15 1345

原创 Matlab Simulink HDL Coder开发流程（三）— 验证从Simulink模型生成的HDL代码

这个例子展示了如何使用Simulink HDL Coder生成一个HDL Testbench，并验证一个简单计数器模型生成的代码。

2024-11-28 19:15:30 1364

原创 Matlab Simulink HDL Coder开发流程（二）— 从Simulink模型生成HDL代码

这个例子展示了如何在Simulink HDL Coder中为一个简单的计数器模型生成HDL代码。该模型兼容HDL代码生成。

2024-11-28 19:05:11 1359

原创 Matlab Simulink HDL Coder开发流程（一）— 创建HDL兼容的Simulink模型

这个例子说明了如何创建一个用于生成HDL代码的Simulink模型。要创建兼容HDL代码生成的MATLAB算法，请参见“Guidelines for Writing MATLAB Code to Generate Efficient HDL and HLS Code”。

2024-11-28 18:55:07 1455

原创 Simulink HDL Coder生成的Vivado工程布线报错：[Common 17-69] Command failed: Placer could not place all instance

这里我将Simulink HDL Coder综合生成的Vivado工程的信号连接到LED引脚验证设计是否正常工作，Vivado布局布线时出现如下错误：[Place 30-188] UnBuffered IOs: led[0] has following unbuffered src : and led_reg1

2024-11-27 15:56:12 1055

原创 Matlab Simulink HDL Coder FPGA开发初体验—计数器

Simulink HDL Coder‌是一款将Simulink和Stateflow模型转化为可综合的Verilog和VHDL代码的工具。它支持FPGA、ASIC和SoC的高层设计，确保生成的代码与原模型保持一致，并且支持多种优化选项，如速度和面积优化、关键路径突出显示以及资源利用率估计‌。

2024-11-27 15:52:06 1476

原创 Xilinx Blockset Gateway In 和Gateway out模块使用及参数配置

本文介绍了Simulink中Xilinx Blockset Gateway In和Gateway Out模块的使用以及参数说明。

2024-11-26 21:32:03 1357

原创 Xilinx Blockset Counter计数器模块使用及参数配置

本文详细介绍了Simulink中Xilinx Blockset库Counter模块的使用以及参数说明。

2024-11-26 21:19:24 777

原创 Vivado程序固化到Flash时报错：[Labtools 27-3347] Flash Programming Unsuccessful: Byte 169320 does not match

vivado程序固化到Flash报错及解决方法。

2024-11-26 20:55:58 1992 2

原创 Vivado程序固化到Flash

本文详细介绍了Vivado固化程序到Flash中的两种常用的文件以及固化MCS文件的方式步骤。

2024-11-26 20:52:20 2727

原创 Xilinx System Generator多速率系统（Multi-Rate Systems）的使用

在本实验练习中，您将学习在System Generator中如何使用多个时钟域有效地实现具有多个数据速率的设计。

2024-11-22 14:48:32 792

原创 Xilinx System Generator时序和资源分析方法

在本实验中，您将学习如何通过在Simulink®中进行仿真来验证设计的功能，以确保在目标Xilinx®设备中实现System Generator设计是正确的。通过本实验您将能够识别由System Generator生成的HDL文件中的时序问题，并发现设计中时序违规的根源。执行资源分析并访问现有的资源分析结果，并提出优化建议。

2024-11-21 16:02:57 1100

原创 USB接口类型及引脚信号详解

USB（Universal Serial Bus2.0，通用串行总线）：是一种应用在计算机领域的新型接口技术。USB接口具有传输速度更快，支持热插拔以及连接多个设备的特点。已经在各类外部设备中广泛的被采用。USB接口有四（五）种：USB1.1，USB2.0，USB3.0和USB3.1（3.1Gen 1和3.1Gen 2）。理论上USB1.1的传输速度可以达到12Mbps，而USB2.0则可以达到速度480Mbps，并且可以向下兼容USB1.1。

2024-11-01 11:06:10 5030