数字IC设计之概述（一）

一、概述

1. 集成电路工艺

   从1958年集成电路(IC:Integrated Circuit)诞生以来，集成电路的发展遵从Intel公司创始人Gordon Moore 1965年提出的摩尔定律，即“集成电路的集成度大约每18个月翻一番”。制造工艺的特征尺寸（Feature Size）不断减小，集成电路的集成度也随之不断提高。特征尺寸大致可以认为是不同工艺制造的最小的晶体管的长度的一半，通常用微米（μm）来衡量，例如某一集成电路是用0.5μm工艺制作，就是说它内部最小的晶体管的长度是大约1μm。现在最先进的工艺已经达到5nm甚至3nm规格。

• 双极技术（Bipolar Technology）：早期的集成电路采用双极技术（Bipolar Technology），大多数是晶体管—晶体管逻辑(TTL:Transistor-Transistor Logic)或者射极耦合逻辑(ECL:Emitter- Coupled Logic)。
• MOS（Metal-oxide Semiconductor）：随着阻碍金属氧化物半导体(MOS:Metal-oxide Semiconductor) 晶体管的大规模生产制造问题的解决，由于MOS管在制造中需要较少的掩膜步骤，功耗也比同规模的采用其它技术制造的晶体管小，所以采用MOS技术的集成电路很快成为主流。
• CMOS（Complementary Metal-Oxide Semicon- ductor）：MOS技术发展过程中的一个重要进步是制作MOS管中的铝材料被多晶硅（Polysilicon）材料所代替，这使得在同一个集成电路上面能很容易地同时制造两种类型的晶体管，n沟道MOS管和p沟道MOS管，这一技术被称为互补型金属氧化物半导体(CMOS:Complementary Metal-Oxide Semicon- ductor）技术。CMOS技术最大的优点在于它的静态功耗非常小（趋于零），因此它的集成度可以非常的高。
• BiCMOS：双极技术速度快，匹配性好，耐用能力强，在混合信号集成电路、电源器件等领域Bipolar和CMOS常被集成到同一芯片上，称为BiCOMS工艺。

2. 集成电路分类

   集成电路的分类方法很多，从特性上分，有数字的、模拟的和混合信号的芯片。芯片建造在晶片（Wafer）上，它的制造是一个非常复杂的过程（涉及到化学处理、光处理等），片上电路经过连续的掩膜（Mask）处理生成，所谓掩膜处理是指在不同的制造阶段需要处理晶片上的不同位置，这就需要遮住其它的不需要处理的地方，称之为不同的掩膜层。根据集成电路设计中设计者和制造厂商的不同分工和不同的掩膜层设计，芯片可分为以下几类：

• 全定制芯片（Full-Custom IC）：所有版图由设计者设计，制造厂商直负责需要将其印制在晶片上。也就是从晶体管级进行设计，优点是设计灵活，可以达到最好的性能和最低的功耗，缺点是设计成本高，花费时间多，风险更大。只用于可多次重用、产量非常大或对性能、功能要求非常苛刻的设计。
• 基于标准单元的芯片（Standard-Cell-Based IC）：使用较多的一种半定制芯片，特点是生产厂家提供给设计者标准单元库，包括各种门电路、触发器、RAM，甚至较大的功能模块，用户可以灵活地将它们组合起来实现自己需要的功能。
• 基于门阵列的芯片（Gate-Array-Based IC）：也属于半定制芯片，制造厂商提供的基片上已经完成生产所用的基本阵列，通常由一种或多种特定的基本单元构成，需要定制的掩膜层只有布线层。相较于基于基本单元的设计不够灵活，门的利用率也较低，但生产周期短，制造成本较低。
• PLD（Programmable Logic Devices）：属于可编程芯片，没有需要定制的掩膜层，用户只需要使用EDA软件将设计转换成“程序”烧写或下载到器件中即可。可分为FPGA现场可编程门阵列（Field Programmable Garry Array）和CPLD复杂可编程逻辑器件（Complex Programmable Logic Device）。FPGA基于SRAM技术，结构灵活，但逻辑无法保持，需要在每次上电时写入或者在线写入，资源丰富，可以支持大规模设计。CPLD基于Flash技术，逻辑写入后可以保持，资源较少，难以实现高性能或有特殊需求的设计。

   设计方法的选择主要取决于系统性能、开发周期和单片成本三方面的权衡。通常使用专用集成电路（ASIC：Application Specific Integrated Circuit）泛指需要在芯片生产厂家制造的集成电路。

3. 集成电路设计方法演进

• 手工设计
     集成电路发展初期，电路设计都从器件的物理版图设计入手，需要手工完成版图绘制等一系列操作。系统设计和调试都非常复杂，设计规模大约在几个门或几十门。
• 计算机辅助设计(Computer Aided Design)
     借助计算机软件进行版图设计，利用计算机对图形的调用、移动、旋转、缩放、修改、重复等操作能力，快速精确地绘制满足精度要求的版图，设计规模大约在几十门或几百门。
• 计算机辅助工程(Computer Aided Engineering)
     随着计算机软件技术的进步，各种模拟软件尤其是自动布局布线工具的先后问世，使得电路允许直接从门级进行设计。直接输入线路图，在门级给出电路描述，利用自动布局布线工具完成版图，设计规模大约在几百门到几万门。
• 电子自动化设计
     随着集成电路的规模不断变大，从门级进行设计变得不适用，于是RTL（Register Transfer level）设计方法出现。用硬件描述语言（HDL:Hardware Description Language）进行设计，首先使用RTL语言描述所要设计的电路功能，然后通过RTL仿真，利用逻辑综合（Logic Synthesis）工具将RTL源代码描述转化为门级网表，实现满足设计目标的电路，再利用自动布局布线工具实现版图。设计规模大约在几千门到几十万门。
• 系统芯片设计
     随着半导体工艺技术的进步 ，芯片设计规模越来越大，进入0.18μm以下后，已经可以在一个芯片上实现实现几亿个晶体管的设计规模，使得可以将一个完成的电子系统在单个芯片上实现，于是出现了系统芯片（System-On-Chip，SOC）。
     由于系统设计日益复杂，设计业出现了专门从事开发各种不同功能的集成电路模块（即知识产权(Intellectual Property)模块，简称 IP核）的供应商，并把这些模块通过授权方式提供给其他系统设计者有偿使用。
     IP模块包括软IP、固化（Firm）IP和硬 IP三种类型，其中软 IP用HDL描述，固化IP用门级网表描述，硬IP是指实现到物理版图的硅块（Silicon Block）。系统设计人员通过复用IP模块来设计整个体系统。

4. 集成电路设计面临问题

系统级芯片在单片上实现全电子系统的集成具有以下特点：

1. 规模大、结构复杂
      设计规模高达数百万甚至千万门，且电路结构还包括MPU、SRAM、DRAM、ERROM、闪速存储器、ADC、DAC以及其他模拟和射频电路。
2. 超深亚微米工艺效应
      将0.18μm以下的半导体工艺称为超深亚微米（Ultra Deep SubMicro，简称UDSM）工艺，其连线 延迟已经大于等于门延迟，成为路径延迟的主要因素。高达数千兆的系统时钟频率以及各模块内和模块间错综复杂的时序关系，增加了电路中时序匹配的困难。UDSM工艺中非常小的线间距离和层间距离，线间和层间的信号耦合作用增强，再加之很高的系统 工作频率，电磁干扰、信号串扰现象加剧，给设计和验证带来了困难 。

参考资料：
《数字IC设计：方法、技巧与实践》——唐杉
《专用集成电路设计实用教程(第二版)》——虞希清