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时序
青雨qy
学而不思则罔,思而不学则殆
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FPGA时序约束学习笔记(二)Quartus II实练
目标:通过时序优化,使系统的最高运行频率提高。实例:VGA显示模块(1)理解时序与温度的关联温度过高与过低均会影响寄存器间的时间余量,一般默认状态为Slow 1200mV 85C Model。(2)查看最大时钟运行频率外部输入时钟为50MHz,显示的最大运行频率为119.06MHz软件自动识别时钟信号,按照10MHz频率进行布局布线,但是VGA显示输入的时钟为25MHz,远不满足使用需求,需要通过时钟约束来优化时钟频。(3)创建时钟约束,打开时序分析,创建time原创 2020-09-04 18:38:49 · 4881 阅读 · 0 评论 -
FPGA时序约束学习笔记(一)理论知识
时钟信号也是如此,全局时钟资源有专门的时钟路径,在自己的空间走线,不穿过或很少穿过各种高速翻转的逻辑区域,因此很少受到污染。 而非全局时钟资源没有专门的时钟时钟信号也是如此,全局时钟资源有专门的时钟路径,在自己的空间走线,不穿过或很少穿过各种高速翻转的逻辑区域,因此很少受到污染。 而非全局时钟资源没有专门的时钟,路径,只能使用通用布线资源,而这些布线不可避免的会穿过很多高速翻转的逻辑区域。从而受到这些逻辑的翻转噪声的污染。最终时钟信号变的很差。例如边沿上升和下降更慢, 占空比发生变化,时钟抖动增大等。原创 2020-09-03 23:07:51 · 2538 阅读 · 0 评论