利用python自动生成verilog模块例化模板

最新推荐文章于 2024-09-03 09:19:39 发布

程序员lamed

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分类专栏： python 文章标签： python 程序员

本文链接：https://blog.csdn.net/weixin_45342712/article/details/99632229

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本文介绍了一种使用Python脚本自动生成Verilog模块例化模板的方法，详细阐述了代码设计思路，包括读取设计文件、正则匹配模块名称和端口列表，然后将这些信息写入到指定的上层文件中，以实现自动化生成模板，避免手动编写带来的不便。

摘要由CSDN通过智能技术生成

一、前言

初入职场，一直忙着熟悉工作，就没什么时间更新博客。今天受“利奇马”的影响，只好宅在家中，写写技术文章。芯片设计规模日益庞大，编写脚本成了芯片开发人员必要的软技能。模块端口动不动就几十上百个，手动编写代码伤不起。实现verilog模块例化模板的自动生成也算是我自砸饭碗的第一步了O(∩_∩)O！

二、代码设计

要自动生成模块例化模板总共分三步：1 打开设计文件，读取内容 2 正则匹配 3 打开指定上层文件，写入例化模板。涉及到的知识点主要有文件读写和正则匹配。该脚本分别用两个表达式匹配模块名称和端口列表，之后把两者按照verilog模块例化的代码规则写入到指定文件。具体细节上代码之后再说：


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 1 #!/usr/bin/python
 2 
 3 import re
 4 import os
 5 
 6 #regex compile
 7 regex_module = re.compile('(module)(\s+)(\w+)')
 8 
 9 regex_ports = re.compile('''
10 (input|output)        #0
11 (\s+)                 #1
12 (wire|reg\s+)?        #2
13 (\[\w+\-1\:0\]\s+)?   #3
14 (\w+)                 #4
15 ''