python 快速生成Verilog模板工程目录，加速开发效率 （超级好用）

由于在编写Verilog代码时，需要创建工程加很多子文件，难道一个工程就要进行繁琐的操作么，其实大可不必，为了偷懒写了一个快速生成Verilog模板工程目录的
例如：

代码如下：

import os

dir_name = input("请输入主文件夹工程的名字:\n")
os.mkdir(dir_name)
os.chdir(dir_name) #进入创建主文件夹的工程

#创建在主文件夹内创建四个子文件夹，分别是 doc prj rtl tb ip
#doc:一般存放波形文件
#prj:存放quartus的工程
#rtl:存放rtl代码 .v文件
#tb:存放仿真文件
#ip:存放调用的IP核
my_dirlist = ["doc","prj","rtl","tb","ip"]
file_detial = "module "+dir_name+"(\n\n);\n"+"endmodule\n"
file_tb_detial = "`timescale 1ns/1ns\n"+"module "+dir_name+"_tb();\n\n"+"endmodule\n"
for i in my_dirlist:
    os.mkdir(i)

    print(i,"文件夹创建成功")
    if(i == "rtl"):
        os.chdir(i)
        file = open(dir_name + ".v","w") #创建文件
        file.write(file_detial)
        file.close()
        print(dir_name + ".v","文件创建成功")
        os.chdir("../")  #回到上级目录
    
    elif(i == "tb"):
        os.chdir(i)
        file_tb = open(dir_name + "_tb.v","w") #创建文件
        file_tb.write(file_tb_detial)
        file_tb.close()
        print(dir_name + "_tb.v","文件创建成功")
        os.chdir("../")


    

运行结果：

生成的文件夹如下：