xilinx vivado 乘法器 multiplier v12 资源占用对比

原创 已于 2024-12-12 16:13:27 修改 · 393 阅读 · 1 ·
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#fpga开发 #算法

于 2024-12-10 20:12:23 首次发布

本文控制变量测试乘法器不同选项的资源占用。

前提条件：

  • 速度优先
  • A: signed 32bit (input)
  • B: signed 32bit (input)
  • P: signed 64bit (output)

LUT测试

  • 设置延迟为5个时钟(推荐的最优)
    速度优先
  • 设置延迟为1个时钟
    最优
    结论：不使用DSP的情况下，最好按optimum pipeline stages来设置延迟，可以大大降低CLB资源使用

DSP测试

使用DSP 并且delay1
使用DSP
使用DSP 并且delay6（推荐值）
使用DSP
结论：使用DSP创建multipier的情况下，不同的delay对clb资源占用都很小。

Mulun_Zhu
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