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RSS订阅原创 vivado初步学习之-PL端的DDR3（1）
米联科的芯片是ddr3,800mhz,由于采用的是双边沿上下，所以是400mhz,数据输入方式选择连续输入。页面显示选择的板子及系列（新建工程时已选择了对应的板子），所以这里不用选择。在IP-Catalog菜单中输入mem搜索，选择如下。这个input是400的一半，所以是200mzh。看需求文档，要选择rzq/6,cs片选信号打开。等跑完之后，新建一个例子。进行引导设置ddr3。
2023-09-25 23:25:26
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原创 vivado之初步学习同步FIFO-first word fall through类型Common Clock RAM（1）
从上图中可以看到，虽然给了读信号，但是直到empty拉低的时候才开始读取。从二、三的波形图可以看出，pro_empty周期延迟了2个周期才拉低。
2023-07-22 11:57:57
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原创 vivado之初步学习同步FIFO-标准类型Common Clock RAM（2）
assert value，改成4，说明写到4个空间可以写就拉高，否则拉低。1.更改之后，如果没有跑完去进行仿真会报错，等跑完之后再去仿真。negata value则相反，还有3个空间可以写就拉低，
2023-07-22 11:01:27
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原创 vivado之初步学习同步FIFO-标准类型Common Clock RAM（1）
写信号wr_en持续拉高，但是空间只有16个，故只有存了16个数据，此时在未读出来之前，full信号拉高代表写满了数据数据并未写入到FIFO里面中，直到读取信号拉高后，才写入了数据。
2023-07-22 09:50:39
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空空如也
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