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原创 vivado初步学习之-PL端的DDR3(1)

米联科的芯片是ddr3,800mhz,由于采用的是双边沿上下,所以是400mhz,数据输入方式选择连续输入。页面显示选择的板子及系列(新建工程时已选择了对应的板子),所以这里不用选择。在IP-Catalog菜单中输入mem搜索,选择如下。这个input是400的一半,所以是200mzh。看需求文档,要选择rzq/6,cs片选信号打开。等跑完之后,新建一个例子。进行引导设置ddr3。

2023-09-25 23:25:26 211 1

原创 vivado之初步学习ODDR

前话:相信大家对NDDR及ODDR都有些许了解, 本次就来初探oddr,使用Artix-7下的ODDR。

2023-07-29 10:47:18 704

原创 vivado之初步学习同步FIFO-first word fall through类型Common Clock RAM(1)

从上图中可以看到,虽然给了读信号,但是直到empty拉低的时候才开始读取。从二、三的波形图可以看出,pro_empty周期延迟了2个周期才拉低。

2023-07-22 11:57:57 395

原创 vivado之初步学习同步FIFO-标准类型Common Clock RAM(2)

assert value,改成4,说明写到4个空间可以写就拉高,否则拉低。1.更改之后,如果没有跑完去进行仿真会报错,等跑完之后再去仿真。negata value则相反,还有3个空间可以写就拉低,

2023-07-22 11:01:27 189

原创 vivado之初步学习同步FIFO-标准类型Common Clock RAM(1)

写信号wr_en持续拉高,但是空间只有16个,故只有存了16个数据,此时在未读出来之前,full信号拉高代表写满了数据数据并未写入到FIFO里面中,直到读取信号拉高后,才写入了数据。

2023-07-22 09:50:39 164

原创 vivado初步学习之ROM

备注:勾选下面这个选项,无数据可以补充0。注意位宽和深度要匹配。

2023-07-21 20:11:54 333 1

原创 vivado初学之--RAM真双端口

vivado初学之--RAM真双端口

2023-07-20 21:27:36 677

原创 vivado初步学习之IP核封装

IP核封装

2023-07-19 17:10:16 323

原创 vivado初步学习之真双端口,半双工

使用verilog语言,状态机来写RAM半双工端口

2023-07-19 16:52:02 151

原创 vivado学习之ram-单端口波形图显示

vivado-IP核之RAM,single port,单端口

2023-07-17 16:16:32 420 2

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