数字逻辑
大力出奇迹、
大吉大利 无比奇迹
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数字逻辑:23-61计数(加法)器(使用MAX+plus II 、Verilog语言 编写)
代码 module counter23_61(reset,clk,mid_H,mid_L,mid_L_cy); input reset,clk; output[3:0] mid_H,mid_L; output mid_L_cy; reg[3:0] mid_H,mid_L; wire mid_L_cy; assign mid_L_cy=(mid_L==4'd9)?1:0; always @ (posedge clk) begin原创 2020-12-09 13:29:04 · 326 阅读 · 0 评论 -
数字逻辑:建立1011序列检测器(使用MAX+plus II 、Verilog语言 编写)
代码 module t_1011(reset,clk,x,z,now,next); input reset,clk,x; output z; output[2:1] now,next; parameter y0=2'b00,y1=2'b01,y2=2'b11,y3=2'b10; reg z; reg[2:1] now,next; always @ (x or now) case(now) y0:if(x) begin原创 2020-12-09 13:26:57 · 1839 阅读 · 0 评论 -
数字逻辑:75-23计数(减法)器(使用MAX+plus II 、Verilog语言 编写)
代码 module counter75_23(reset,clk,mid_H,mid_L,mid_L_cy); input reset,clk; output[3:0] mid_H,mid_L; output mid_L_cy; reg[3:0] mid_H,mid_L; wire mid_L_cy; assign mid_L_cy=(mid_L==4'd0)?1:0; always @ (posedge clk) begin原创 2020-12-09 13:25:00 · 247 阅读 · 0 评论 -
数字逻辑:23-69计数(加法)器(使用MAX+plus II 、Verilog语言 编写)
代码: module counter23_69(reset,clk,mid_H,mid_L,mid_L_cy); input reset,clk; output[3:0] mid_H,mid_L; output mid_L_cy; reg[3:0] mid_H,mid_L; wire mid_L_cy; assign mid_L_cy=(mid_L==4'd9)?1:0; always @ (posedge clk) begin原创 2020-12-09 13:21:30 · 363 阅读 · 0 评论 -
数字逻辑:模60计数器(使用MAX+plus II 、Verilog语言 编写)
代码: module test(clk,reset,min_H,min_L,min_H_cy,min_L_cy); input clk,reset; output [3:0] min_H,min_L; output min_H_cy,min_L_cy; reg [3:0] min_H,min_L; assign min_L_cy=(min_L==4'b1001)?1:0; always @(posedge clk) begin if(reset) min_L<=4'b0000; i原创 2020-12-02 12:24:50 · 2780 阅读 · 0 评论