异步FIFO RTL代码解读

已于 2022-09-28 22:33:49 修改
阅读量1.1k 收藏 17
点赞数 4
分类专栏： 实验代码 文章标签： System Verilog fifo fpga开发
于 2022-09-28 22:32:05 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_45680021/article/details/127097551
版权

目录

1.wptr_full.sv 

2. rptr_empty.sv 

3. sync_r2w.sv 

4. sync_w2r.sv 

5. fifomem.sv 

6. fifo1.sv  

1.wptr_full.sv 

主要实现写满判断，写地址和写指针的输出

2. rptr_empty.sv 

主要实现读空判断，读地址和读指针的输出

3. sync_r2w.sv 

主要实现读指针的二级同步

4. sync_w2r.sv 

主要实现写指针的二级同步

5. fifomem.sv 

主要实现mem的rdata的输出

6. fifo1.sv  

RTL的上层环境，对以上五个组件的组合

module fifo1 #(parameter DSIZE = 8, parameter ASIZE = 4)
				(input [DSIZE-1:0] wdata,
				 input winc,wclk,wrst_n,
				 input rinc,rclk,rrst_n,
				 output[DSIZE-1:0] rdata,
				 output wfull,
				 output rempty
				 );

wire [ASIZE-1:0] waddr,raddr;
wire [ASIZE:0] wptr,rptr,wq2_rptr,rq2_wptr;

sync_r2w sync_r2w   (.rptr(rptr),
					 .wclk(wclk),
					 .wrst_n(wrst_n),
					 .wq2_rptr(wq2_rptr)
					 );
					 
sync_w2r sync_w2r   (.wptr(wptr),
					 .rclk(rclk),
					 .rrst_n(rrst_n),
					 .rq2_wptr(rq2_wptr)
					 );
rptr_empty #(ASIZE) rptr_empty(.rclk(rclk),
					  .rrst_n(rrst_n),
					  .rinc(rinc),
					  .rq2_wptr(rq2_wptr),
					  .raddr(raddr),
					  .rempty(rempty),
					  .rptr(rptr)
					 );
wptr_full #(ASIZE)  wptr_full(.wq2_rptr(wq2_rptr),
					 .wclk(wclk),
					 .wrst_n(wrst_n),
					 .winc(winc),
					 .wfull(wfull),
					 .waddr(waddr),
					 .wptr(wptr)
					 );
fifomem #(DSIZE,ASIZE) fifomem (.wdata(wdata),
					 .waddr(waddr),
					 .raddr(raddr),
					 .wclken(winc), 
					 .wfull(wfull), 
					 .wclk(wclk),
					 .rdata(rdata)
					 );
endmodule

创芯人
关注
  • 4
    点赞
  • 踩
  • 17
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 3
    评论
专栏目录
可综合的异步fifo设计（二）
隔壁old余的博客
07-14 1205
本篇是继可综合的async_fifo设计（一）的下半篇，给出了testbench代码、测试波形及几个注意事项。 异步FIFO设计三、重难点四、仿真波形4.1 读写不同时进行的逻辑测试4.1.1 FIFO初始化功能验证4.1.2 FIFO空标志产生逻辑的验证4.1.4 FIFO写满保护功能的验证4.1.5 FIFO读空保护（不再读）功能的验证4.2 读写同时进行的逻辑测试4.2.1 写信号不做间隔控制4.2.2 写信号做间隔控制4.3 testbench代码 三、重难点 整个设计前后，提出以下几个问题： //
华为2019数字芯片岗笔试解析二（单选第二部分）
weixin_44511423的博客
12-04 7719
首发来自微信公众号：数字芯片设计11.多bit总线信号可以通过格雷码转换进行异步处理，例如：8bit的数据总线进行格雷码转换，然后通过双触发器法实现异步处理（）【A】正确【B】错误解析；...
SoC之 异步FIFO（async fifo）
ygyglg的专栏
04-28 3809
1.0 简介 在大规模SoC设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使异步时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。FIFO通常用于安全地将数据从一个时钟域传递到另一个异步时钟域。 使用FIFO将数据从一个时钟域传递到另一时钟域需要多异步时钟设计技术。 ...
芯片基识 | 掰开揉碎讲 FIFO（同步FIFO和异步FIFO）
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
07-05 1391
FIFO 是 First In First Out 的简称。是指在FPGA内部FIFO 与 FPGA 内部的 RAM 和 ROM 的区别是，采取顺序写入数据，顺序读出数据的方式，其数据地址由内部读写指针自动加1完成。FIFO 使用起来简单方便，
第13章 其他重要主题
XtremeDV
05-08 1178
13.1异步FIFO断言谈到写断言，异步FIFO（与同步FIFO相比）是一个困难的命题。 Read和Write时钟是异步的，这意味着要检查的最重要属性是从写入到读取时钟的数据传输。其他断言是检查fifo_full，fifo_empty等条件。首先我们介绍一下异步FIFO的设计。 有点复杂，但你不需要了解细节。 接下来我们看到一个我设计了一些断言的测试平台。是的，您可以在设计（RTL）（但不推荐），...
Vortex GPGPU的硬件代码分析（Cache篇2）
weixin_41029027的博客
07-14 1033
上一篇的Vortex GPGPU的硬件代码分析（Cache篇1）已经分析了代码的一部分，主要包括参数、变量和接口。这一篇接着分析的代码。本文接着对展开介绍，并对涉及的模块做出了解释。
2020华为海思校招芯片岗笔试
热门推荐
gemengxia的博客
09-03 1万+
表示任意两位无符号十进制数需要（7）位二进制数。 9 为最高的十进制号码 99 = 1100011 二进制 故任意两位无符号的十进制需要7位二进制数！ 时间尺度定义为timescale 10ns/100ps，选择正确答案(b) a. 时间精度10ns b. 时间精度100ps c. 时间单位100ps d. 时间精度不确定 解析：10ns为时间单位，100ps为时间精度。 时间单位主要用在timescale定义之后的代码中，直至遇到另一个timescale指令或`resetall指令为止，用来表示v..
电力电子转战数字IC——路科MCDF全览（持续更新）
weixin_39668316的博客
09-27 3363
MCDF代码解读，面试的一切问题，都可以从代码中找到答案。
串行通信接口-SPI
余生芳华，灵魂共舞
04-16 2477
介绍传统串行通信接口SPI协议内容，四种模式，代码设计，实战应用。提供FPGA源码工程.
异步FIFO实验代码，包含RTL和TB
06-22
在RTL代码中，你需要查找这些同步结构，理解它们如何确保数据在两个时钟域之间正确传输。 "TB"代表测试平台（Testbench），是用于验证RTL设计正确性的模拟环境。在测试平台中，会模拟输入信号，然后检查输出是否...
异步FIFO源代码
08-30
异步FIFO，跨时钟通信必备，完整代码verilog版本.......
异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件
05-17
在这个项目中，RTL代码文件实现了异步FIFO的逻辑，包括读写指针管理、数据存储单元、空满标志的判断和控制信号的生成。通常，FIFO会包含一个数据寄存器阵列，读写指针分别跟踪读取和写入的位置。 3. **Testbench...
异步FIFO，Verilog源码
10-31
虽然题目中提供的部分内容未给出具体的Verilog代码，但从理论上来讲，一个简单的异步FIFO Verilog实现可能包括以下基本组件： ```verilog module async_fifo #(parameter WIDTH = 8, DEPTH = 8) (input clk_wr, ...
RAM搭建的异步FIFO verilog代码
08-06
本话题主要关注如何使用RAM（Random Access Memory，随机存取存储器）来搭建一个异步FIFO，并通过Verilog硬件描述语言进行实现。Verilog是一种广泛使用的系统级硬件描述语言，用于数字电路的设计和验证。 **异步...
FPGA开发——D触发器的设计
weixin_63553972的博客
07-24 1191
在FPGA开发中完成对于D触发器的实现。
FPGA开发——蜂鸣器的控制
最新发布
weixin_63553972的博客
07-29 455
在项目开发的过程当中，我会通常会需要一个东西就行报警显示，有使用语音报警，信息报警等注入此类的方式，但最为简单使用的还是蜂鸣器的使用，蜂鸣器控制简单，成本低，是最为常用的模块之一。今天我们就来对蜂鸣器在FPGA中的使用进行一个简单实现。
FPGA开发——按键控制LED的实现
weixin_63553972的博客
07-29 647
在顶层文件中，使用一个中间变量key_out将按键中的输出赋值给LED模块中的按键标志位输入key_flag。通过我们前面编写的按键消抖的文件和LED文件将按键和LED两个模块进行交互，从而达到按键控制LED的目的。在上一篇文章中我们学习了按键的相关消抖及其使用，在这篇文章当中我们就针对通过按键实现LED的控制。通过波形图我们可以看见当按键按下一次，LED状态切换一次，实现了按键控制LED的功能实现。新建led_ctrl.v文件。2、LED相关设计文件编写。
FPGA开发——状态机的使用
weixin_63553972的博客
07-27 640
我们在使用FPGA进行开发的过程当中，实现一个东西用得最多的实现方法就是状态机的实现方法，用一句话总结就是万物皆可状态机，这和我们在学习Linux时常说的在Linux中万物都是文件差不多，这里就主要就是突出状态机的应用范围很广。
请写段异步fifo的代码
08-14
### 回答1： #include <stdio.h>int main(){ int *in, *out; int buf_length = 256; in = (int*) malloc(buf_length * sizeof(int)); out = (int*) malloc(buf_length * sizeof(int)); int head = 0; //指向下一个被写入的位置 int tail = 0; //指向下一个被读取的位置 //写入fifo for (int i = 0; i < buf_length; i++) { in[head] = i; head = (head + 1) % buf_length; } //从fifo读取 while (tail != head) { out[tail] = in[tail]; tail = (tail + 1) % buf_length; } free(in); free(out); return 0; } ### 回答2： 异步FIFO（First-In-First-Out）是一种基于硬件设计的数据结构，用于缓存数据传输中的不同步问题。以下是一个简单的异步FIFO的代码示例： ```verilog module AsyncFIFO ( input wire clk, input wire reset, input wire data_in, input wire push, input wire pop, output wire full, output wire empty, output wire data_out ); reg [7:0] fifo [0:15]; reg [3:0] write_ptr; reg [3:0] read_ptr; reg [3:0] count; wire [3:0] next_count; assign full = (count == 16); assign empty = (count == 0); assign data_out = fifo[read_ptr]; always @(posedge clk or posedge reset) begin if (reset) begin count <= 0; write_ptr <= 0; read_ptr <= 0; end else begin if (push && !full) begin fifo[write_ptr] <= data_in; write_ptr <= write_ptr + 1; count <= count + 1; end if (pop && !empty) begin read_ptr <= read_ptr + 1; count <= count - 1; end end end endmodule ``` 上述代码实现了一个异步FIFO的模块，包含时钟信号`clk`、复位信号`reset`、数据输入信号`data_in`、推入信号`push`、弹出信号`pop`、满状态信号`full`、空状态信号`empty`和数据输出信号`data_out`。该模块使用一个大小为16的数组`fifo`来存储数据。写指针`write_ptr`和读指针`read_ptr`用于指示数据写入和读取位置，`count`用于记录当前FIFO中存储的数据数量。 在时钟上升沿触发的所有情况下，根据不同的条件，数据将根据读写指针的位置被推入或弹出。同时，`count`将根据推入和弹出的操作进行递增或递减。 ### 回答3： 异步FIFO（First In First Out）是一种常用的数据传输方式，可以在多个电路之间进行数据的传递。下面是一个简单的基于Verilog的异步FIFO的代码示例： ```verilog module AsyncFIFO( input clk, // 时钟信号 input reset, // 复位信号 input write_enable, // 写使能信号 input read_enable, // 读使能信号 input [7:0] data_in,// 输入数据 output reg [7:0] data_out // 输出数据 ); reg [7:0] memory [0:7]; // 存储器数组 reg write_ptr; // 写指针 reg read_ptr; // 读指针 initial begin write_ptr = 0; read_ptr = 0; end // 异步FIFO的写操作 always @(posedge clk or posedge reset) begin if (reset) begin write_ptr <= 0; memory[write_ptr] <= 8'b0; end else if (write_enable) begin write_ptr <= write_ptr + 1; memory[write_ptr] <= data_in; end end // 异步FIFO的读操作 always @(posedge clk or posedge reset) begin if (reset) begin read_ptr <= 0; data_out <= 8'b0; end else if (read_enable) begin read_ptr <= read_ptr + 1; data_out <= memory[read_ptr]; end end endmodule ``` 这段代码是一个简单的8位宽的异步FIFO模块。它有一个8位宽的存储器数组用于存储数据，一个写指针和一个读指针用于控制数据的写入和读出。在时钟上升沿时，根据写使能信号和读使能信号的状态，进行数据的写入和读出操作。复位信号用于初始化FIFO的状态。
评论 3
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

创芯人

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值