【计算机组成原理】电路基本原理、加法器的设计

ALU

算术运算:加减乘除等

逻辑运算:与、或、非、异或等

辅助功能:移位、求补等

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-FxFq9wpM-1668229678047)(C:\Users\17215\AppData\Roaming\Typora\typora-user-images\image-20221112124455065.png)]

M S为来自CU控制单元的信号

A和B为两个4bit的数据输入,F为4bit数据的输出

机器字长和ALU位数,输入数据位数和其他寄存器位数相同

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-qQYNqKiq-1668229678048)(C:\Users\17215\AppData\Roaming\Typora\typora-user-images\image-20221112124524098.png)]

逻辑运算和门电路

下面的门电路,分别展示了与门,或门,非门。

一般非都会有个小⭕在前面。

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-Q5n2Y3uV-1668229678049)(C:\Users\17215\AppData\Roaming\Typora\typora-user-images\image-20221112124838374.png)]

优先级:与>或(类比加减乘除)

Ex:实现AC+AD

在这里插入图片描述

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-FR2tsxTW-1668229678049)(C:\Users\17215\AppData\Roaming\Typora\typora-user-images\image-20221112125208167.png)]

异或的逻辑表达与门电路:

在这里插入图片描述

同或是异或取反

一位全加器

我们可以将加法化为4个元素的有机结合

在这里插入图片描述

每一步的C和S和这一步的A、B以及上一步的C有关。相关逻辑运算如下:

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-55yLWpij-1668229678052)(C:\Users\17215\AppData\Roaming\Typora\typora-user-images\image-20221112125759001.png)]

相应的门电路:

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-g5p423ss-1668229678052)(C:\Users\17215\AppData\Roaming\Typora\typora-user-images\image-20221112125839726.png)]

一位全加器:

在这里插入图片描述

串行加法器:

只有一个加法器,数据逐行传入运算,进位触发器保留进位数,参与下一次运算。

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-WmtPXh7i-1668229678054)(C:\Users\17215\AppData\Roaming\Typora\typora-user-images\image-20221112130051977.png)]

串行进位的并行加法器(行波进位)

在这里插入图片描述

把n个全加器串接起来,直接进行两个n位数的相加

more

在这里插入图片描述

带组内运行的是将结果根据之前的数据直接运算得出,不需要等输出过来得数据了。

组内并行,组间串行

在这里插入图片描述

组内并行,组间并行

在这里插入图片描述

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