时钟相关命令
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时钟相关命令
日晨难再
一个略带强迫症的研究牲,目前某著名福建三本硕士在读,数字集成电路设计方向,会不定期发布文章(摸鱼),感谢大家的支持
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静态时序分析:SDC约束命令set_clock_latency详解
静态时序分析时钟的延迟可以使用set_clock_latency命令设置,这里的时钟延迟包括源延迟(source latency),即时钟对象到时钟源对象(时钟定义点)的延迟,又叫插入延迟(insertion delay);以及网络延迟(network latency),即时钟源到各触发器时钟引脚的延迟。正如上一篇文章中说的一样。原创 2024-02-18 22:46:26 · 1444 阅读 · 14 评论 -
静态时序分析:SDC约束命令set_clock_uncertainty详解
set_clock_uncertainty是用来指定设计中时钟周期的不确定性,不确定性指的是对那些会对时钟周期造成的负面影响。这些不确定性可能来源于时钟抖动(clock jitter)或时钟偏差(clock skew)等一切想要在时序分析中考虑的悲观因素。原创 2024-02-14 16:14:53 · 1719 阅读 · 20 评论 -
静态时序分析:SDC约束命令set_clock_transition详解
在静态时序分析:SDC约束命令create_clock详解一文的最后,我们谈到了针对理想(ideal)时钟,可以使用set_clock_transition命令直接指定理想时钟到达各触发器时钟引脚的转换时间(这是一种估计),而不是在时钟端口使用set_input_transition命令(即使使用了,对理想时钟也是无效的),因为时钟树尚未创建,时钟端口的高扇出会导致,任何在时钟路径上的转换时间和延迟的计算都是毫无意义的。原创 2024-02-16 15:23:45 · 1958 阅读 · 20 评论 -
静态时序分析:SDC约束命令create_generated_clock详解(下)
前文的末尾提到,当使用-divide by或-multiply_by选项创建生成时钟时,会根据master clock的时钟周期派生出生成时钟的周期,但对于时钟边沿的处理,两者则不一致。但是,仍然有方法在一定程度上对占空比进行设定。现在拿图1中的时钟倍频器举例说明,图2是它的波形图,假设clk的周期是20ns。原创 2023-11-08 22:05:06 · 1157 阅读 · 3 评论 -
静态时序分析:SDC约束命令create_clock详解
period选项用于定义时钟对象的周期,周期的单位由工艺库给出。下面的所有实例,默认是以纳秒(ns)为单位,且时钟周期的值必须有意义即大于0。虽然有set_units命令可以用来指定单位,但它不应该被主动使用,因为指定的单位不能与工艺库冲突。原创 2023-11-04 20:45:42 · 2962 阅读 · 15 评论 -
静态时序分析:SDC约束命令create_generated_clock详解(上)
Tcl语言有时候,复杂的设计需要多个时钟来完成相应的操作,当设计中有多个时钟存在时,它们需要相互协作或各司其职。有几种时钟可能由其他时钟而派生或者说生成,在定义这些时钟时需要使用创建生成时钟命令create_generated_clock。这类时钟可能是时钟分频器,时钟倍频器和时钟门控。原创 2023-11-07 22:35:11 · 2740 阅读 · 19 评论