第八章 计算机组成与体系结构

一、浮点数运算（⭐）

1、浮点数各部分表示意义

N = 尾数*基数指数
（1）一般尾数用补码，阶码用移码；
（2）阶码的位数决定数的表示范围，位数越多范围越大；
（3）尾数的位数决定数的有效精度，位数越多精度越高。

2、浮点数运算规则

对阶 > 尾数计算 > 结果格式化
（1）对阶时，小数向大数看齐；
（2）对阶是通过较小数的尾数右移实现的。

二、计算机体系结构分类（Flynn分类法）（⭐）

 

三、CISC与RISC（⭐⭐）

1、CISC：复杂指令集；RISC：精简指令集。

2、CISC的特点

指令数量多，指令频率差别大，多寻址，使用微码。

3、RISC的特点

指令数量少，操作寄存器，单周期，少寻址，多通用寄存器，硬布线逻辑控制，适用于流水线。

 

四、流水线（⭐⭐⭐）

1、流水线 – 概念

流水线是指在程序执行时多条指令重叠进行操作的一种准并行处理实现技术。各种部件同时处理是针对不同指令而言的，它们可同时为多条指令的不同部分进行工作，以提高各部件的利用率和指令的平均执行速度。

2、相关参数计算（流水线执行时间计算、流水线吞吐率、流水线加速比、流水线效率）

（1）流水线建立时间：1条指令执行时间。
（2）流水线周期：执行时间最长的一段
（3）流水线执行时间（理论公式）：(t1+t2+..+tk)+(n-1)*∆t
（4）流水线执行时间（实践公式）：k*∆t +(n-1)*∆t
（5）流水线吞吐率：

（6）流水线最大吞吐率

（7）流水线加速比：顺序执行时间/流水线执行时间

五、存储系统（⭐⭐⭐）

1、分级存储体系概念

（1）关于多级存储体系的分布；
（2）关于多级存储体系不同层次的大小、速度、成本等对比；
（3）关于多级存储体系的理论支持体系（局部性原理）。

2、Cache

（1）Cache的相关概念（理论依据（局部性原理），大小、速度、成本等对比）
（i）Cache的功能:提高CPU数据输入输出的速率，突破冯•诺依曼瓶颈，即CPU与存储系统间数据传送带宽限制。
（ii）在计算机的存储系统体系中，Cache是访问速度最快的层次。
（iii）使用Cache改善系统性能的依据是程序的局部性原理。
（iv）如果以h代表对Cache的访问命中率，t1表示Cache的周期时间，t2表示主存储器周期时间，以读操作为例，使用“Cache+主存储器”的系统的平均周期为t3，则：t3 = h×t1+(1-h)×t2
其中，（1-h）又称为失效率（未命中率）。
（2）Cache映射方式
（i）直接相联映像：硬件电路较简单，但冲突率很高。
（ii）全相联映像：电路难于设计和实现，只适用于小容量的cache，冲突率较低。
（iii）组相联映像：直接相联与全相联的折中。
（3）局部性原理
（i）时间局部性：指程序中的某条指令一旦执行，不久以后该指令可能再次执行，典型原因是由于程序中存在着大量的循环操作。
（ii）空间局部性：指一旦程序访问了某个存储单元，不久以后，其附近的存储单元也将被访问，即程序在一段时间内所访问的地址可能集中在一定的范围内，其典型情况是程序顺序执行。
（iii）工作集理论：工作集是进程运行时被频繁访问的页面集合。
（4）Cache页面淘汰算法
（i）先进先出算法（FIFO）
（ii）近期最少使用算法（LRU）
（5）Cache的读写过程
（i）写直达：同时写Cache与内存
（ii）写回：只写Cache，淘汰页面时，写回内存
（iii）标记法：只写入内存，并将标志位清0，若用到此数据，需要再次调取

3、内存

（1）内存单元数计算：最大地址+1-最小地址
（2）内存总容量：按字节编址，内存单元数*8bit；按字编址，内存单元数*机器字长。
（3）已知芯片单位容量，求所用芯片的片数，总容量/单位容量；
（4）已知所用芯片的片数，求取芯片单位容量，总容量/芯片片数。

4、磁盘结构与参数

（1）存取时间=寻道时间+等待时间，寻道时间是指磁头移动到磁道所需的时间；等待时间为等待读写的扇区转到磁头下方所用的时间。有时还需要加上数据的传输时间。
（2）在处理过程中，如果有关于缓冲区的使用，需要了解对于单缓冲区每次只能被一个进程使用，即向缓冲区传输数据的时候不能从缓冲区读取数据，反之亦然。
（3）对于磁盘存储的优化，是因为磁头保持转动的状态，当读取数据传输或处理时，磁头会移动到超前的位置，需要继续旋转才能回到逻辑下一磁盘块，优化存储就是调整磁盘块的位置，让逻辑下一磁盘块放到磁头将要开始读取该逻辑块的位置。
（4）磁盘调度算法：先来先服务FCFS（谁先申请先服务谁）；最短寻道时间优先SSTF（申请时判断与磁头当前位置的距离，谁短先服务谁）；扫描算法SCAN（电梯算法，双向扫描）；循环扫描CSCAN（单向扫描）。 

六、总线系统（⭐）

1、数据总线（Data Bus）：在CPU与RAM之间来回传送需要处理或是需要储存的数据。
2、地址总线（Address Bus）：用来指定在RAM（Random Access Memory）之中储存的数据的地址。
3、控制总线（Control Bus）：将微处理器控制单元（Control Unit）的信号，传送到周边设备，一般常见的为 USB Bus和1394 Bus。
4、一条总线同一时刻仅允许一个设备发送，但允许多个设备接收。

七、可靠性（⭐）

1、串联系统计算：R总=R1*R2;
2、并联系统计算：R总=1-（1-R）2；
3、N模混联系统：先将整个系统划分为多个部分串联R1、R2…等，再计算R1、R2内部的并联可靠性，带入原公式。
4、可靠性指标

在实际应用中，一般MTTR很小，所以通常认为MTBF≈MTTF。
平均无故障时间 → (MTTF) MTTF=1/λ，λ为失效率
平均故障修复时间 → (MTTR) MTTR=1/μ，μ为修复率
平均故障间隔时间 → (MTBF) MTBF = MTTR + MTTF
系统可用性 → MTTF/(MTTR+MTTF)×100%

 八、校验码（⭐⭐⭐）

1、概念

码距：一个编码系统的码距是整个编码系统中任意(所有)两个码字的最小距离。
例：
若用1位长度的二进制编码。若A=1，B=0。这样A，B之间的最小码距为1。
若用2位长度的二进制编码，若以A=11，B=00为例，A、B之间的最小码距为2。
若用3位长度的二进制编码，可选用111，000作为合法编码。A，B之间的最小码距为3。

2、奇偶校验：掌握校验原则等相关概念，只检奇数位错，不能纠错。

3、循环校验码CRC：可查错，不可纠错，运用模二除法计算校验码。（模2除法是指在做除法运算的过程中不计其进位的除法。）

4、海明校验：要求掌握相关概念，可查错，可纠错；要求掌握海明校验码校验位计算：2r>=r+m+1。（也可直接以实例进行填空推导）