第一章 Verilog基础知识

1、Verilog HDL优点：
语法简单，可综合性与系统仿真性能强，支持模拟电路描述，代码与工艺无关，重用性高，有大量IP核可供使用。
2、verilog HDL模块级别：系统级（system）、算法级（algorithm）、寄存器传输级（RTL）、门级（gate）、开关级（switch）。
3、软核、固核与硬核：
软核(Soft Core)：把功能经验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型；
固核(firm core)：在现场可编程门阵列（FPGA）上实现的、经检验证明是正确的、总门数在5000门以上电路结构编码文件；
硬核(hard core)：在专用集成电路工艺的（ASIC）器件上实现的、经检验证明是正确的、总门数在5000门以上的电路结构版图掩膜。
4、Verilog HDL设计流程：
功能划分（主要采用自顶向下的设计原则）、代码编写、功能仿真、综合、实现、下载。

注：Verilog HDL语法的两个部分
数字系统设计主要在RTL级进行，Verilog HDL语法分为两部分，可综合部分与不可综合部分，前者用来描述电路，后者用来测试前者描述电路的功能，进行功能仿真。