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学习小结
Light _chaser
这个作者很懒,什么都没留下…
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文章目录一、呱呱呱二、哈哈哈1.嗯嗯一、呱呱呱二、哈哈哈1.嗯嗯原创 2020-12-04 20:49:21 · 246 阅读 · 0 评论 -
verilog中signed的使用
1、在verilog中有时会用signed修饰符来修饰定义的数据,运算的时候也会用$signed()任务来强制转换数据,那么signed的修饰是为什么呢,是为了区分有符号数和无符号数的加法和乘法吗?其实不是的,因为有符号数和无符号数据的加法强结果和乘法器结构是一样的,signed的真正作用是决定如何对操作数扩位的问题。2、verilog中的加法和乘法操作前,会先对操作数据扩位成结果相同的位宽,然后进行加法或者乘法处理。比如a/b都为4位数据,c为5位数据,c = a + b,这个运算的时候会先把a和b扩位转载 2020-11-22 12:34:31 · 761 阅读 · 0 评论 -
组合逻辑的毛刺与消除
#毛刺任何信号在FPGA 器件内部通过连线和逻辑单元都会有一定的延时,正如通常所说的走线延时和门延时。延时的大小与连线的长短、逻辑单元的数目有关,同时受器件本身的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的上升时间和下降时间。由于存在诸多因素的影响,多个信号的电平值发生变化时,在信号变化的瞬间,组合逻辑的输出并非同时,而是有先有后,因此往往会出现一些不正确的信号,比如一些很小的尖端脉冲信号,称之为“毛刺”。如果一个组合逻辑电路中有毛刺出现,那么就说明该电路中存在“冒险”。#消除毛原创 2020-10-31 18:40:58 · 1931 阅读 · 0 评论