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Light _chaser
这个作者很懒,什么都没留下…
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Verilog语法中parameter与localparam的区别
parameter 可用作在顶层模块中例化底层模块时传递参数的接口;localparam 的作用域仅仅限于当前module,不能作为参数传递的接口。`timescale 1ns/100psmodule mem ( clka, wea, addra, dina, clkb, addrb, doutb);/////////////////////////////////////////// parameter DATA_WIDTH = 16; par转载 2021-12-22 21:41:36 · 573 阅读 · 0 评论 -
Verilog中如何对数组赋值(存储器memory详解)
http://blog.sina.com.cn/s/blog_9424755f0101rhrh.html存储器是一个寄存器数组。存储器使用如下方式说明:reg [ msb: 1sb] memory1 [ upper1: lower1],memory2 [upper2: lower2],. . . ;例如:reg [0:3 ] MyMem [0:63]//MyMem为64个4位寄存器的数组。reg Bog [1:5]//Bog为5个1位寄存器的数组。MyMem和Bog都是存储器。数组的维数不转载 2021-05-25 21:07:43 · 6607 阅读 · 0 评论