FPGA:IP核
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游泳冒菜
这个作者很懒,什么都没留下…
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IP核-FIFO
FIFO硬件依赖为一块RAM,实际上为一块记忆存储模块(fifo memory),特点为先写入的数据会被先读出。由于异步FIFO读写时钟的不一致,所以要比较读写地址时,首先就是要同步到同一个时钟域,依据一个时钟域来比较。同步的硬件依赖为一个二级的触发器。当除了最高位MSB外的其他位都相同,最高位不同时则表明此时写指针超过了读指针一圈,FIFO被写满了;当除了最高位MSB外的其他位都相同,最高位相同时则表明此时写指针等于读指针,FIFO被读空了。满判断:保守,性能有影响,但功能没影响。原创 2024-08-30 21:41:42 · 833 阅读 · 0 评论 -
IP核-RAM
1.创建ISE工程,IP核需要在ISE工程里面进行调用。点击Tools---Core Generator...2.在新弹出来的界面中创建一个属于IP核的工程:file---new project,并填写文件存储位置和文件名称,一般为ipcore_dir文件夹,点击保存3.弹出的Part处填写器件的系列、型号、封装以及速度等级,Generation处设置语言为Verilog,点击OK。原创 2024-08-30 21:22:21 · 1078 阅读 · 0 评论 -
IP核-PLL
1.创建ISE工程,IP核需要在ISE工程里面进行调用。点击Tools---Core Generator...2.在新弹出来的界面中创建一个属于IP核的工程:file---new project,并填写文件存储位置和文件名称,一般为ipcore_dir文件夹,点击保存3.弹出的Part处填写器件的系列、型号、封装以及速度等级,Generation处设置语言为Verilog,点击OK。原创 2024-08-30 16:42:44 · 292 阅读 · 0 评论