基本数字电路的Verilog写法

已于 2024-09-16 10:19:38 修改
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分类专栏： FPGA：Verilog 文章标签： fpga开发
于 2024-08-28 10:38:26 首次发布
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一、基本运算符

1.1、逻辑运算符与按位运算符

区别：

  • 按位运算符是逐位进行逻辑运算，输出位数与输入位数一致
  • 逻辑运算符进行逻辑运算，不关注输入的某一位而是将输入作为整体进行逻辑操作，输出位数为1，非0即1；

列举：

  • 与：& 按位与；&& 逻辑与；
  • 或：|  按位或； ||    逻辑或；
  • 非：~ 按位非； ！  逻辑非；

1.2、缩位运算符

灵活使用缩位运算符，可以简化代码；

如：

  • &a 可实现a各位间的与运算，即&a等价与a(0)&a(1)&...&a(n)
  • | a 可实现a各位间的或运算，即|a等价与a(0)|a(1)|...|a(n)

1.3、位拼接运算符

拼接功能：将reg/wire型变量首位连接，形成一个更大位宽的变量；
如：
a = 2'b10;
b = 3'b010;
{a,b}=5'b10010;

迭代功能：把一个变量复制多次，组成一个更大位宽的变量；（实际仍为拼接功能的一个特例：拼接元素相同）

如：a = 2'b10;
有{4{a}},即{a,a,a,a}

注意：

  • 要保证迭代的完整性：{{4{a}},b}({4{a}}为迭代功能，括号不能少；即不能写为{ 4{a}，b} )
  • 位拼接运算符还可以用于常量操作：{ {4{1'b1}}，2'b10}

1.4、逻辑移位运算符与算数移位运算符

列举：
<< 逻辑左移运算符；<<< 数字左移运算符；
>> 逻辑右移运算符；>>> 数字右移运算符；

区别：逻辑移位运算符不关心符号位；逻辑左移右端补零，逻辑右移左端补零；
数字左移位运算符不关心符号位，与逻辑左移一样；数字右移运算符关心符号位，左端补符号位；

如:

1010101010，其中[]是添加的位

逻辑左移一位：010101010[0]

算数左移一位：010101010[0]

逻辑右移一位：[0]101010101

算数右移一位：[1]101010101


//======================================================================
// --- 名称 : 基本运算符
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-25
// --- 描述 : 一些常用基本运算符，包括：算数运算符、关系运算符、逻辑运算符、逻辑等式运算符、三目条件运算符、位运算符、移位运算符、位拼接运算符
//======================================================================

module Example_Operation
(
    input  [3:0]         a       ,
    input  [3:0]         b       ,
    input  [3:0]         c       ,

    output [3:0]        c1      ,
    output [3:0]        c2      ,
    output [5:0]        c3      ,
    output [3:0]        c4      ,
    output [3:0]        c5      ,
    output [3:0]        d1      ,
    output [3:0]        d2      ,
    output [3:0]        d3      ,
    output [3:0]        d4      ,
    output [3:0]        e1      ,
    output [3:0]        e2      ,
    output [3:0]        e3      ,
    output [3:0]        f1      ,
    output [3:0]        f2      ,
    output [3:0]        d11     ,
    output [3:0]        c11     ,
    output [3:0]        c22     ,
    output [3:0]        c33     ,
    output [3:0]        c44     ,
    output [3:0]        c55     ,
    output [3:0]        c66     ,
    output [3:0]        e11     ,
    output [3:0]        e22     ,
    output [7:0]        f11     ,
    output [7:0]        f22
);

//== waveform1 算数运算符
//======================================================================
assign c1 = a + b;      //加
assign c2 = a - b;      //减
assign c3 = a * b;      //乘
assign c4 = a / b;      //除
assign c5 = a % b;      //求余

//== waveform2 关系运算符
//======================================================================
assign d1 = a >  b;     //大于
assign d2 = a <  b;     //小于
assign d3 = a >= b;     //大于等于
assign d4 = a <= b;     //小于等于

//== waveform3 逻辑运算符
//======================================================================
assign e1 = !a;         //非
assign e2 = a && b;     //与
assign e3 = a || b;     //或

//== waveform4 逻辑等式运算符
//======================================================================
assign f1 = a == b;     //判断相等
assign f2 = a != b;     //判断不等

//== waveform5 三目条件运算符
//======================================================================
assign d11 = a ? b : c; //a为真，则d11 = b
                        //a为假，则d11 = c

//== waveform6 位运算符
//======================================================================
assign c11 = ~a;        //取反
assign c22 = a & b;     //按位与
assign c33 = a | b;     //按位或
assign c44 = a ^ b;     //按位异或
assign c55 = a ~^ b;    //按位同或
assign c66 = a ^~ b;    //按位同或

//== waveform7 移位运算符
//======================================================================
assign e11 = a << b;    //左移
assign e22 = a >> b;    //右移

//== waveform8 位拼接运算符
//======================================================================
assign f11 = {a , b};   //拼接a和b,a和b位宽均为4，f11位宽为8
assign f22 = {2'd2{b}}; //拼接b低2位

endmodule

二、三人表决器

Verilog对电路功能的描述有三种方式：结构化描述、数据流描述、行为级描述。三种描述方式抽象级别不同，各有优缺点，相辅相成，需要配合使用

2.1、结构化描述

        结构化描述的抽象级别最低，是最接近实际硬件结构的描述方式。
特点：

  • 直接采用结构化描述语句描述，需要描述实现功能所需数字电路的逻辑关系，极其复杂；
  • 结构化描述语句常用于层次化模块间的调用、以及ip核的例化等；

电路抽象：
        要按照结构化描述来实现这一功能，首先应进行电路抽象。即先抽象出用何种电路实现这一功能，才能进行随后的描述。

        经过卡诺图化简，拟采用与、非组合逻辑实现这一功能，即：

O = AB+AC+BC

实现代码：


//======================================================================
// --- 名称 : 三人表决器
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 : 使用结构化描述，描述硬件电路实现三人表决器
//======================================================================

module Example_Structure
(
    input       A   ,   //模块的输入端口A
    input       B   ,   //模块的输入端口B
    input       C   ,   //模块的输入端口C
    output      L       //模块的输出端口L
);

//== 信号定义
//======================================================================
wire AB,BC,AC;          //内部信号声明AB,BC,AC

and U1(AB,A,B);         //与门（A,B信号进入）（A与B信号即AB输出）
and U2(BC,B,C);         //与门 同上
and U3(AC,A,C);         //与门 同上

or  U4(L,AB,BC,AC);     //或门 同上

endmodule

2.2、数据流描述

概念：
        数据流描述抽象级别较高，不再需要清晰的刻画具体的数字电路，而比较直观的表达底层逻辑。其又称为寄存器传输级（RTL）描述。

特点：

  • 从数据的变换和传送角度描述模块
  • 抽象级别适中，即显示的表达了模块的行为，又隐式的刻画了模块的电路结构；

实现代码：


//======================================================================
// --- 名称 : 三人表决器-数据流描述方式
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 : 数据流方式进行Verilog编写，实现三人表决器，两人即以上同意时输出1，其它输出0
//======================================================================

module Example_Dataflow
(
    input   A   ,     //模块的输入端口A
    input   B   ,     //模块的输入端口B
    input   C   ,     //模块的输入端口C
    output  L         //模块的输出端口L
);

assign L = ((!A) & B & C) | (A & (!B) & C) | (A & B & (!C)) | (A & B & C);

endmodule

三人表决器-数据流描述方式

2.3、行为描述方式

概念：
        行为级描述抽象级别最高，概括能力最强

特点：

  • 概括能力及强，不关注电路实现，只描述数据逻辑。
  • 抽象级别高，综合效率低，电路可控性差；

实现代码：

//======================================================================
// --- 名称 : 三人表决器-行为描述方式
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 : 行为方式进行Verilog编写，实现三人表决器，两人即以上同意时输出1，其它输出0
//======================================================================

module Example_Behavior
(
    input           A   ,    //模块的输入端口A
    input           B   ,    //模块的输入端口B
    input           C   ,    //模块的输入端口C
    output reg      L        //模块的输出端口L
);

always @(A,C,B)begin        //敏感列表只需要A、B、C，也可以写成always @(*)
    case({A,B,C})           //注意{A,B,C}是位拼接，合成一条总线
        3'b000: L = 1'b0;
        3'b001: L = 1'b0;
        3'b010: L = 1'b0;
        3'b011: L = 1'b1;
        3'b100: L = 1'b0;
        3'b101: L = 1'b1;
        3'b110: L = 1'b1;
        3'b111: L = 1'b1;
        default:L = 1'bx;   //default不要省略
    endcase
end

endmodule

行为描述方式

3、模块化设计实现半加器

实现代码：

TOP：


//======================================================================
// --- 名称 : 基本运算符
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 : 模块化实现半加器
//======================================================================

module Example_Module
 (
     input       a       ,
     input       b       ,
     output      s       ,
     output      c
 );
 
 //== 实例化 与门
 //======================================================================
 Example_yumen yumen_module
 (
     .yumen_a(a),
     .yumen_b(b),
     .yumen_c(c)
 );
 
 //== 实例化 异或
 //======================================================================
 Example_yihuo yihuo_module
 (
     .yihuo_a(a),
     .yihuo_b(b),
     .yihuo_s(s)
 );
 
 endmodule

YIHUO：


module Example_yihuo
(
     input       yihuo_a     ,
     input       yihuo_b     ,
     output      yihuo_c
);

assign yihuo_c = yihuon_a ^ yihuo_b;

endmodule

YUMEN：


 module Example_yumen
 (
      input       yumen_a     ,
      input       yumen_b     ,
      output      yumen_c
 );
 
 assign yumen_c = yumen_a && yumen_b;

endmodule

半加器

4、8-1数据选择器

实现代码：

//======================================================================
// --- 名称 : 8-1数据选择器
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 : 输入8个数据D0-D7，根据另一个输入，对输出进行选择D0-D7。
//======================================================================

module Digital_Selector
(
    input               D0          ,
    input               D1          ,
    input               D2          ,
    input               D3          ,
    input               D4          ,
    input               D5          ,
    input               D6          ,
    input               D7          ,
    input      [ 2:0]   A           ,
    output reg [ 7:0]   Y
);

always @(*)begin
    case(A)
        3'b000 : Y = D0;
        3'b001 : Y = D1;
        3'b010 : Y = D2;
        3'b011 : Y = D3;
        3'b100 : Y = D4;
        3'b101 : Y = D5;
        3'b110 : Y = D6;
        3'b111 : Y = D7;
        default: Y = 1'b0;
    endcase
end

endmodule

此处有误：输出Y应为1bit,因为输入为8个1bit的数据，输出Y应为选择其中一个进行输出

8-1数据选择器

5、8-3编码器

实现代码：


//======================================================================
// --- 名称 : 8-3编码器
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-27
// --- 描述 : 对输入的8个数字进行编码，成为3为二进制数。
//======================================================================

module Digital_Encoder
(
    input       [7:0]   I,
    output      [2:0]   A
)

//== case判断I，8位数转为3位数
//======================================================================
always @(*)begin
    case(I)
        8'b0000_0001 : A = 3'b000;
        8'b0000_0010 : A = 3'b001;
        8'b0000_0100 : A = 3'b010;
        8'b0000_1000 : A = 3'b011;
        8'b0001_0000 : A = 3'b100;
        8'b0010_0000 : A = 3'b101;
        8'b0100_0000 : A = 3'b110;
        8'b1000_0000 : A = 3'b111;
        default:       A = 3'b000;
    endcase
end


/*
//== if...else优先级写法，优先级从上到下
//======================================================================
always @(*)begin
    if(I[7] == 1'b0)          A = 3'b000;
    else if(I[6] == 1'b0)     A = 3'b001;
    else if(I[5] == 1'b0)     A = 3'b010;
    else if(I[4] == 1'b0)     A = 3'b011;
    else if(I[3] == 1'b0)     A = 3'b100;
    else if(I[2] == 1'b0)     A = 3'b101;
    else if(I[1] == 1'b0)     A = 3'b110;
    else if(I[0] == 1'b0)     A = 3'b111;
    else                      A = 3'b000;
end
*/

endmodule

8-3编码器 case

8-3编码器 if else

6、3-8译码器

实现代码：

//======================================================================
// --- 名称 : 3-8译码器
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-28
// --- 描述 : 对输入的三位二进制数进行译码
//======================================================================

module Digital_Decoder (
    input       [2:0]   A,
    output      [7:0]   I
);

always @(*) begin
    case(A)
    3'b000:I    =   8'b0000_0001;
    3'b001:I    =   8'b0000_0010;
    3'b010:I    =   8'b0000_0100;
    3'b011:I    =   8'b0000_1000;
    3'b100:I    =   8'b0001_0000;
    3'b101:I    =   8'b0010_0000;
    3'b110:I    =   8'b0100_0000;
    3'b111:I    =   8'b1000_0000;

    default:I   =   8'b0000_0000;

endcase

end

endmodule

3-8译码器

7、D触发器

实现代码：

//======================================================================
// --- 名称 : D触发器
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 :
//======================================================================

module Digital_Data_Flip_Flop
(
    input       clk ,
    input       rst ,
    input       D   ,
    output      Q
);

always @(posedge clk or negedge rst)
begin
    if(!rst)
        Q <= 1'b0;
    else 
        Q <= D;
end

endmodule

D触发器

8、4bit移位寄存器

实现代码：

//======================================================================
// --- 名称 : 4bit移位寄存器
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 : 4bit移位寄存器
//======================================================================

module Digital_Shift_Reg (
        input               clk         ,
        input               rst         ,
        input               data_in     ,
        input               data_en     ,
        output  reg [3:0]   data_out    ,
        output  reg [3:0]   data_out_n  
);

//== 时序逻辑，寄存data_out_n的值，所以看起来比data_out_n慢一拍
//======================================================================
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)
        data_out <= 4'b0;
    else
        data_out <= data_out_n;
end

//== 组合逻辑，不断移位
//======================================================================
always @(*)begin
    if(data_en)
        data_out_n = {data_out[2:0],data_in};
    else
        data_out_n = data_out;
end

/*----------------------------------------------------------------------
--补充：如果要实现循环右移，则写成[data_in,data_out[3:1]]
----------------------------------------------------------------------*/


endmodule

4bit移位寄存器

9、反馈回环的正误解析

实现代码：

//======================================================================
// --- 名称 : 反馈回环的正误解析
// --- 作者 : 又菜又爱玩
// --- 日期 : 2023-10-26
// --- 描述 : 反馈回环的正误解析
//======================================================================

//== 错误写法：data_out既是条件又是结果
//======================================================================
module Example_Feedback
(
    input     data_in1    ,
    input     data_in2    ,
    output     data_out
);
                            //data_out是最终结果，可又是形成条件
assign data_out = (data_in2) ? data_in1 : (~data_out | data_in1);

endmodule


/*
//== 正确写法：用data_out_r寄存一下，再给data_out
//======================================================================
module Example_Feedback
(
    input     clk         ,
    input     rst_n       ,
    input     data_in1    ,
    input     data_in2    ,
    output     data_out
);

//信号定义
reg         data_out_r  ;

//时序逻辑，寄存结果
always @ (posedge clk or negedge rst_n)
begin
    if(!rst_n)
        data_out_r <= 1'b0;
    else
        data_out_r <= (data_in2) ? (data_in1) : (~data_out_r | data_in1);
end

//寄存后的结果再输出
assign data_out = data_out_r;

endmodule
*/

错误结果

正确结果

10、阻塞赋值与非阻塞赋值

实现代码：

TOP：

module Example_Block
  (
      input          clk             ,
      input          block_in        ,
      output         block_out1      ,
      output         block_out2      ,
      output         no_block_out1   ,
      output         no_block_out2
  );
 
 //block模块例化
 block block_init
 (
     .clk               (clk        ),
     .block_in          (block_in    ),
     .block_out1        (block_out1    ),
     .block_out2        (block_out2    )
 );
 
 //no_block模块例化
 no_block no_block_init
 (
     .clk               (clk            ),
     .no_block_in       (block_in        ),
     .no_block_out1     (no_block_out1    ),
     .no_block_out2     (no_block_out2    )
 );
 
 endmodule

BLOCK：

 module block
     (
         input        clk         ,
         input        block_in    ,
         output reg  block_out1  ,
         output reg  block_out2
     );
     
     always @(posedge clk)begin
        block_out1 = block_in;
        block_out2 = block_out1;
    end
    
    endmodule

NO_BLOCK：

 module block
     (
         input        clk         ,
         input        block_in    ,
         output reg  block_out1  ,
         output reg  block_out2
     );
     
     always @(posedge clk)begin
        block_out1 = block_in;
        block_out2 = block_out1;
    end
    
    endmodule

阻塞赋值与非阻塞赋值

仿真结果

这些基础数字电路的Verilog描述应该非常熟悉，才能够为后面的学习打下扎实的基础。

游泳冒菜
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专栏目录
数字逻辑实验verilog代码
12-11
在数字逻辑设计领域，Verilog 是一种广泛应用的硬件描述语言（HDL），它允许工程师用类似于编程的语言来描述数字系统，包括逻辑门、触发器、计数器、存储器等元件，甚至整个微处理器。本实验围绕“数字逻辑实验...
数字电子技术——Verilog
weixin_44581918的博客
02-13 2727
数字电子技术——VerilogVerilog 概述Verilog基本的语法规则Verilog 运算符门级建模行为级建模 Verilog 概述 HDL类似于高级程序设计语言,是一-种以文本形式来描述数字系统硬件电路的结构和行为的语言,用它可以表示逻辑电路、逻辑表达式,还可以表示更复杂的数字逻辑系统所完成的 Verilog基本的语法规则 Verilog 运算符 门级建模 行为级建模 ...
【数电】【verilog】加法器
热门推荐
qq_22774445的博客
08-11 1万+
串行全加器是上面这样，但是这种结构的缺点是，必须要等到上一片的结果算出来之后下一片才能进行工作，当级数很高的时候计算的时间将是每一片时间的n倍，会出现组合逻辑延时过长的问题。此时另一种进位方法——超前进位加法器就可以解决这一延时过高的问题。这里实在看不懂可以翻一番数电的超前进位加法器的内容。超前进位加法器就是用电路的复杂度来换时间。3.4位串行加法器（全加器）verilog代码如下：0。1.2输入1bit半加器。2.2输入1bit全加器。4.4位超前进位加法器。...
拼接运算符{}
AI_vvv的博客
12-20 379
reg a,b; 1、{a,b}; 2、{1'b1,a}; 3、{4{1'b1}} = 4'b1111。
数电和Verilog-基础概念
weixin_44915807的博客
05-26 685
A.2 基础概念 本章节以简单的问答方式来帮助大家做快速的建立一些基础概念。 能做到了解就好，感兴趣的话可以再找找相关书籍或视频进行进一步学习，刚开始有这些概念对于本课程的学习来说应该就足够了。 （1）什么是模拟信号？ 现实的世界里我们接收到的信息，包括图像、声音和触摸的手感、温度等等，这些信息基本都是随着时间连续变化的信号，即模拟信号。这里的信息指的是其信号的幅度，或频率或相位随时间作连续变化。 （2）什么是数字信号？ 对模拟信号在某一个时刻进行采样，如果采样的点足够密集（即采样频率足够的话），那么就可以
Verilog语法补充
id_yqduan的博客
09-18 215
##Verilog语法补充 wire是传输的信号，reg是储存的信息；wire用assign赋值，reg需要再clk沿控制下完成存储，且必须在always块内完成。 组合逻辑电路和时序逻辑电路的区别： 组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。 关于阻塞赋值： 由于时序逻辑电路的赋值操作在always内完成，并且由沿触发，沿触发
北大数字集成电路课件--15_Verilog-testbench的写法
04-04
北大数字集成电路课件--15_Verilog-testbench的写法
verilog testbench的写法
12-18
Verilog作为一种硬件描述语言（HDL），广泛应用于数字电路的设计和测试中，因此，掌握Verilog testbench的编写对于硬件工程师来说尤为重要。 在编写Verilog testbench时，首先需要理解Verilog的基本语法和结构，...
fsm.rar_ FSM verilog_FSM_fsm二段式_状态机_状态机写法
09-24
状态机（Finite State Machine, FSM）是数字系统设计中的核心概念，特别是在Verilog这样的硬件描述语言中，状态机被广泛用于实现控制逻辑。本资源"FSM.rar"提供了一种详细的学习材料，专注于不同类型的Verilog状态机...
FPGA数字电子技术复习笔记（一）verilog语法规则补充(语法篇2)（及ASIIC表）
贾saisai的博客
10-12 2576
通过学习数字电子技术（康华光 华中科技大学）总结。
仿真设计练习：Verilog编程基础（接触高级数电）
最新发布
2301_78895982的博客
12-17 1285
3-8译码器是一种数字电路元件，用于将3位二进制输入信号转换为8位输出信号。这种译码器的主要功能是根据输入信号的组合，将其中一个输出线激活。每个可能的输入组合对应一个唯一的输出线，这使得3-8译码器在数字系统中的许多应用中都非常有用。1.输入： 3-8译码器有3个输入线，每一条线都可以是逻辑0或逻辑1。2.输出： 有8个输出线，每个输出线对应于一个可能的3位输入组合。3. 功能：3-8译码器的主要功能是根据输入的二进制组合激活相应的输出线。
数字电路的基础知识（结合Verilog）
Twilight
02-21 4089
1.数制与编码 在verilog中想要表示一个二进制，首先要给出二进制的长度，其次要给出二位数的标识（例如：8'b1000，表示8位的二进制数1000；8'd8，表示十进制10；8'h8，表示十六进制8） 注意：位数与标识可以省略，默认的位数是32位，默认的进制是十进制。 ...
专用数字电路verilog开发流程
Whoops!
06-30 984
1.利用C语言开发一个功能正确的逻辑单元。 2.把C语言一段一段的改写为并行结构。（类似于Verilog语言） 3.把C语言的关键字用Verilog相应的关键字替换，进入Verilog环境。 4.将测试输入同时加到C与Verilog两个单元，将其输出做比较，直到测试无误。 5.得到准确的verilog代码，将代码交给后端工程师。
数电实验Verilog-数字钟
Chalatu6的博客
04-30 5403
数字钟 数字钟是数电实验最后一个用verilog写的实验，稍微有些难度，现在再回来看之前写的代码还是有很多不足和问题，但在当时并没有注意到。 计数模块 1.60进制计数 在计数模块中就考虑到修改时间时的计数修改，便于修改时间 60进制需要考虑到进位，为了能保证同时进位，需要在计数58时就将下一个计数器的计数使能开启，计数59时计数使能关闭 module count60(input clk,input jinwei,input changen,input reset,input [1:0]button,out
基本数字电路的Verilog实现
qq_38318540的博客
07-06 1769
基本数字电路的Verilog实现 1.半加器 module halfadd(x,y,s,cout); input x; input y; output s; output cout; assign s = x^y; assign cout = x&y; endmodule 半加器RTL视图 2.全加器 module fulladd(cin,x,y,s,cout); input cin; input x; input y; output s; output cout; assign s = xycin
学习笔记：FPGA设计Verilog基础(四）——Verilog各部分的写法
qq_37764129的博客
03-19 3859
1、verilog的程序module 模块名 （ input wire 端口名； output reg 端口名；//端口定义+I/O说明+内部信号声明 ）； ....//功能定义 endmodule2、测试文件Testbench：`timescale 1ns/1ns module count_text; reg clk; reg clear; wire[3:0] ...
Verilog/数电 知识点随记（3）
xidian_hxc的博客
06-25 1431
一、2x1 MUX实现逻辑门（传输门可化简） 各种逻辑门均可以使用三目运算符实现，三目运算符F = X?B:A 对应于2x1 MUX可见下图。 1、与门：F=A?B:0；或门：F=A?1:B；非门：F=A?0:1；传输门：F=A:1:0； 2、异或：F=A?(B?0:1):(B?1:0)；同或：F=A?(B?1:0):(B?0:1)；（传输门化简后仅使用2个2选1MUX）,其中inv可替换非门。 参考：加油站| 逻辑电路中的24种表达式（大疆通用硬件岗解析） 二、边沿检测 如上图所示dat为输入
Verilog时序电路设计：D触发器与状态机解析
总结来说，D触发器在Verilog时序电路和状态机设计中扮演着关键角色，它的正确使用对确保数字系统稳定性和功能正确性至关重要。了解和熟练掌握D触发器以及相关的锁存器、寄存器和移位寄存器等概念，是成为优秀Verilog...
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