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原创 实习:BG版图设计

BG电路版图设计

2022-09-30 19:45:00 3324 3

原创 数集实验一:流水ADC

流水ADC利用cadence软件来设计,实验电路为基本的非门,并对反相器的各特性如:VTC,直流电流,瞬态等参数进行仿真观察。

2022-09-23 22:56:15 537

原创 数集实验二:比较器数模混合仿真

比较器数模混合仿真利用cadence 软件来设计一比较器,通过集成运放设计分析比较器的性能,并对比较器的各特性如:VTC,直流电流,瞬态等参数进行数模混合仿真。

2022-09-23 22:51:22 2708 1

原创 VHDL实验四:显示HELLO

显示HELLO

2022-09-23 22:40:10 281

原创 VHDL实验三:时序逻辑电路设计与验证

时序逻辑电路设计与验证

2022-09-23 22:37:08 535

原创 VHDL实验二:流水灯

流水灯

2022-09-23 22:34:41 1294

原创 VHDL实验一:组合逻辑电路设计与验证

组合逻辑电路设计与验证

2022-09-23 22:31:51 965

原创 模集实验二:有源电流镜差分放大器的设计

有源电流镜差分放大器的设计

2022-09-23 22:15:27 3943

原创 模集实验一:电流源负载的共源极放大器设计

电流源负载的共源极放大器设计参数要求:VDD=1.8V,I1=100μA。增益Av>20dB ,输出摆幅>1V。设计要求。电源vdd,地gnd,直流电压源vdc和电流源idc,均来自于analogLib; NMOS管、PMOS管来自于tsmc18rf的NMOS2V和PMOS2V。暂时取MN1的输入电压VG=0.7V(以满足摆幅要求)

2022-09-23 21:54:35 2322 1

原创 SV实验三:Self-Checking

拓展la2中的测试平台并用新的测试平台来编译和仿真设计文件。

2022-09-11 11:32:19 475

原创 SV实验二:Sending Packets Through Route

拓展lab1中的测试平台,从一个输入端向一个输出端发送数据包。并用新的测试平台来编译和仿真设计文件。

2022-08-27 20:32:26 415

原创 SV实验一:SystemVerilog 验证流程

16输入,16输出的路由器的验证

2022-08-06 23:01:53 3406

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