VHDL实验二：流水灯

一、实验目的

1.掌握 Quartus II 进行 FPGA 开发的流程，熟练利用 verilog 进行逻辑电路设计，并熟悉 modelsim 仿真方法。

2．熟悉触发器、计数器和分频器在时序逻辑电路设计中的应用。

3．学会流水显示设计方法

二、实验步骤

 在老师的指导下，打开 Quartus II,利用 verilog 文本输入方法，完成上述描述的逻辑电路的输入、 编译、仿真和下载。并观察其在 DE2 平台上的实现情况。步骤如下：

(1).在文本文档中写出 verilog 代码，在另外一个文本文档中写出 testbench 测试代码。

(2).建立工程，选择硬件，选择仿真工具为 modelsim-altera，创建 Verilog 文件，进行文本输入。

(3).编译和分配引脚。(从 DE2_pin_assignments 文件中正确选择要使用的引脚，并输入)