SV实验二：Sending Packets Through Route

一、实验内容及目标

1、实验内容：

（1）自学《SystemVerilog Testbench Lab Guide》pdf文档，理解掌握相关内容；

（2）继续去搭建测试平台上的相关组件（component）：激励产生器(Stimulus Generator),驱动器（Driver）等。

（3）使用一些的子程序（routine）去把一个数据包从输入端口3发送到输出端口7，并观察到这个数据包的有效负载（payload）。

（4）编译（Complie）和仿真（Simulate）这个SV程序。

2、实验目标：

1. 拓展lab1中的测试平台，从一个输入端向一个输出端发送数据包。

2. 用新的测试平台来编译和仿真设计文件。

     3.理解每行代码的功能。

二、实验过程或步骤

任务一：将lab1的文件复制到lab2下

1、进入lab2下，使用make copy完成

任务2： 声明程序的全局变量

        根据路由器的需求说明（包括使用哪个输入端口和哪个输出端口，以及发送什么样的数据），来发送一个数据包。为了让这些变量更容易被参考到，你将会把它们声明为程序的全局变量（program globals）。

1、使用编辑器打开已存在的test.sv文件。

2、对这个数据包声明程序全局变量：

        bit [3:0] sa;

        bit [3:0] da;

        logic [7:0] payload[$];

任务3：产生数据包

        在lab1中，你通过调用reset()子程序来配置(Configure)待测试模块DUT。接着你创建一个“ gen()”task来继续发展这个测试平台。（gen()是一个可以产生测试激励的子程序）

1、在程序的initial块中的reset()后面，调用gen()任务。

2、在任务reset()代码块后面，声明gen()任务。

3、在gen()任务的体（body）中

（1）设置sa（源地址）为3，da（目标地址）为7。

（2）用2到4范围内的随机字节来填满有效负载序列（payload queue）。

任务4：创建发送数据包的程序（routine）

1、在数据包的信息产生后，你准备好创建Transactor和Driver来发送数据包。

2、把一个数据包发送通过路由器的行为，可以通过以下三个进程来完成：

1. 发送Destination Address(目标地址)