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RSS订阅原创 N25系列QSPI_FLASH控制器，verilog编写，FPGA实现
FLASH具有掉电存储数据的功能，通常用来存储启动代码和数据文件。本模块使用verilog设计了基于N25Q系列的QSPI FLASH控制器，将QSPI接口以及镁光flash控制指令进行包装并开放用户自己定义接口，方便对flash器件进行读写擦操作。目录前言一、控制器接口介绍二、控制器读写擦时序三、N25QSPI flash控制器状态机设计3.1顶层模块设计3.2擦除操作状态机设计3.3写操作状态机设计3.4读操作状态机设计3.5驱动层状态机设计四、应用demo设计4.1读flash操作。
2024-06-12 11:24:40
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原创 TCL脚本语言学习
语法：set 变量名 变量值变量取值: $变量名set a 100list:列表是Tcl中非常常用的数据结构之一，用于存储一组有序的元素。定义：set 列表名 {元素1 元素2 元素3}取值：$列表名输出：buff1 buff2 buff3。
2024-04-01 17:19:38
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原创 inout模块设计
en高电平：io为高阻态，高阻态是高电平还是低电平由后面接的东西定，io可以被外界驱动，此时inout端口为input型。en低电平：out 等于in，此时inout端口为output型。例如IIC的SDI信号。
2024-04-01 16:32:02
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原创 questasim/modelsim独立仿真vivado ddr3控制器（mig）
将vivado中MIG控制器的仿真模型移植到questasim中进行独立仿真，方便调试使用DDR3作为数据缓存的FPGA系统。
2024-03-24 22:35:24
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原创 使用tcl脚本在questasim中仿真vivado工程
USER_DEFINED_VERILOG_COMPILE_OPTIONS:define宏定义变量,写法“+define+HONG_NAME”;TOP_LEVEL_NAME:顶层模块名，这里给test_bench;logical_libraries：编译库列表,创建列表的基本方法是将列表的元素放在大括号内, 列表元素由空格分隔。
2024-03-18 18:01:39
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原创 vivado IDELAY原语使用
介绍：vivado iodelay可以调整输入FPGA IO信号的延时，集成在芯片IOB内部以ps为单位。适用于外部输入信号时钟和数据由于走线延时不等长导致的不同步，可以通过给时钟或者数据加idelay单元，使得时钟能稳定的采集到数据。
2024-03-13 13:54:21
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原创 指针常量和常量指针（c++）
1.指针常量：const修饰的是一个指针，即指针常量的本质是一个指针。int a =10;int * const p = &a; //引用的本质就是指针常量*p = 20; // 正确， 指向不可以改变，但指向的值可以改变// int * const p 等价于int *(const p) 此处的变量p是一个指针变量，用const修饰指针变量p即表示，p的指向不能再改变了，但p指向的那个内存单元中的内容还是可以改变的。应用：...
2021-10-28 10:54:44
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空空如也
空空如也
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