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FPGA时序约束
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通过添加约束,减小时序违例
玲玲一
这个作者很懒,什么都没留下…
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使用tcl脚本在questasim中仿真vivado工程
USER_DEFINED_VERILOG_COMPILE_OPTIONS:define宏定义变量,写法“+define+HONG_NAME”;TOP_LEVEL_NAME:顶层模块名,这里给test_bench;logical_libraries:编译库列表,创建列表的基本方法是将列表的元素放在大括号内, 列表元素由空格分隔。原创 2024-03-18 18:01:39 · 1349 阅读 · 1 评论 -
vivado约束方法
时钟约束是FPGA工程最基础也是最重要的约束。原创 2024-03-13 16:57:29 · 1977 阅读 · 0 评论 -
vivado IDELAY原语使用
介绍:vivado iodelay可以调整输入FPGA IO信号的延时,集成在芯片IOB内部以ps为单位。适用于外部输入信号时钟和数据由于走线延时不等长导致的不同步,可以通过给时钟或者数据加idelay单元,使得时钟能稳定的采集到数据。原创 2024-03-13 13:54:21 · 1633 阅读 · 0 评论