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RSS订阅原创 vivadoIP核FFT的使用
$clog2(16) - 1 : 0] 变成 [3 : 0]，表示 r_ram_addr 的位宽是 4 位（从 3 到 0）。下面的就是根据地址读取数据，读取数据的时候有一个有效信号，读取完了顺便有一个last标志信号。（1）表示几个通道，这里我采用1024个点不同频率的正弦波。clog2(16) 的结果是 4，因为 2^4 = 16。（1）输入数据的格式，我选择的为定点，还有浮点数据格式。（3）类似四舍五入对数据进行截断，进行判断的。（2）表示通道点的个数。（4）输入数据的位宽。
2024-08-03 19:59:12
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原创 FPGA驱动测温模块gx18B20思路
首先往传感器写入数据，但是数据的传输根据上图已经给出不用自己去想时序，我传入数据的时候就要根据时序来写0还是写1，这个写0的画我取90us，写1的我取10us，通过拉低总线就可以写入，这里要进行连续写入，要通过移位。这里进行传感器存入数据，要通过手册来写0和写1（不用自己想什么时候来写0和写1），写数据的时候是要进行串行操作，采用移位操作（注意提前一个时钟周期），给传感器发送好指令开始读取的时候是按照手册来读0和读1，读取完成以后，要等一小段时间，根据是正数还是负数进行转补码的运算。根据芯片手册来书写。
2024-05-04 22:44:55
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原创 3.1 UART协议发送模块框架
奇校验：举一个列子 0000_0001 里面1的个数为奇数，得到结果为0。0000_0011 里面1的个数为偶数，得到结果为1，将上述和并可以得到 0000_0001_0,0000_0011_1。发送数据首先是0（起始位）xxxx（数据位）x（奇偶校检位）1（停止位）。起始位为1，数据位自定义一般为8，奇偶校检位为1，停止位为1或者二位（自定义）。停止为高电平，上图所示。发送模块：有三个（1）数据（2）数据有效（3）数据准备好了。接收模块：有二个（1）数据（2）数据有效。（2）数据有效（3）数据准备。
2023-12-27 22:22:07
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原创 2.1ip核的简单使用和降低频率的原理
（1 计数器分频reg类型理解为D触发器，使用D触发器让电平改变实现二分频率。（2 PLL理解FPGA自身没时钟，靠外部的时钟。pll就是可以把时钟进行分频并且可以有多个输出。（3 PLL详细说明这里①MMCM 和PLL 没啥区别功能都一样。MMCM比较先进②默认③看自己板卡的时钟是多少写多少①选择输入的时钟第一个100，后续跟的100是实际的输出，有一定的范围后续的50 50理解为高电平多久 低电平多久 一般都55开。
2023-12-21 22:39:01
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空空如也
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