vivado综合能通过，但是仿真报各种错的解决办法（简单有效）

原创 于 2025-10-15 09:29:52 发布 · 235 阅读 · 2 ·
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#fpga开发

我遇到的综合可通过，但是仿真死活不行的几种error：

1、[VRFC 10-9078] illegal recursive instantiation of instance 'design_1_i' ["E:/hmj_simulation1/project_6_1/project_1.ip_user_files/bd/design_1/ip/design_1_cldecode_0_0/sim/design_1_cldecode_0_0.v":79]

2、ERROR: [VRFC 10-2063] not found while processing module instance

其实是仿真时语言选择错误，只需要把语言选择纯verilog就可以了，大家可以试一试。

参考了这篇文章找到的解决办法。https://blog.csdn.net/qq_33361431/article/details/123831519

A Jenny
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