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FPGA-Learning-Record · 博客总目录
基于HDL的FPGA逻辑设计本人于2024/3/1起开始接触FPGA，写此博客以记录并监督自己的学习历程。原创 2024-04-06 09:47:24 · 845 阅读 · 0 评论
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FPGA项目实战 — 串口接收、RAM存储、RGB接口TFT显示
.原创 2024-03-30 21:38:25 · 859 阅读 · 0 评论 -
基于vivado+Verilog FPGA开发 — GT收发器
.原创 2024-03-26 11:46:09 · 1640 阅读 · 2 评论 -
基于vivado+Verilog FPGA开发 — 基于AD9767高速DAC的DDS信号发生器
.原创 2024-03-14 20:50:11 · 1933 阅读 · 3 评论 -
基于vivado+Verilog FPGA开发 — 基于线性序列机的SPI接口DAC TLV5618逻辑控制
.原创 2024-03-12 11:35:55 · 667 阅读 · 1 评论 -
基于vivado+Verilog FPGA开发 — 基于线性序列机的SPI接口ADC128S102逻辑控制
.原创 2024-03-11 19:23:07 · 1215 阅读 · 0 评论 -
基于vivado+Verilog FPGA开发 — 数码管动态扫描显示v2.0 — 使用 74HC595串转并芯片 节省FPGA引脚资源
.原创 2024-03-11 10:10:58 · 660 阅读 · 0 评论 -
基于vivado+Verilog FPGA开发 — 数码管动态扫描显示v1.0 — IO直驱
.原创 2024-03-10 17:30:45 · 1035 阅读 · 1 评论 -
基于vivado+Verilog FPGA开发 — 使用状态机实现按键消抖
.原创 2024-03-10 12:19:07 · 604 阅读 · 1 评论 -
基于vivado+Verilog FPGA开发 — 串口接收模块 — 要求：接收8位，无校验位，1位停止位
.原创 2024-03-09 12:20:56 · 278 阅读 · 0 评论 -
基于vivado+Verilog FPGA开发 — 串口发送模块 — 要求：波特率为9600、8位数据位、1位停止位、无校验位无流控功能、每1s发送一次当前8位拨码开关的值
.原创 2024-03-08 19:58:19 · 429 阅读 · 1 评论